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DDR SDRAM
閱讀�60671時間�2011-01-10 15:01:19

  DDR(Double Data Rate) SDRAM就是雙倍數(shù)�(jù)傳輸率的SDRAM。DDR�(nèi)�是更先�(jìn)的SDRAM。SDRAM只在時鐘周期的上升沿傳輸指令、地址和數(shù)�(jù)。而DDR�(nèi)存的�(shù)�(jù)�有特殊的電路,可以讓它在時鐘的上、下沿都傳輸�(shù)�(jù)�

簡介

  DDR�(nèi)存是更先�(jìn)的SDRAM。SDRAM只在時鐘周期的上升沿傳輸指令、地址和數(shù)�(jù)。而DDR�(nèi)存的�(shù)�(jù)線有特殊的電�,可以讓它在時鐘的上、下沿都傳輸�(shù)�(jù)。所以DDR在每個時鐘周期可以傳輸兩個數(shù)�(jù),而SDRAM只能傳輸一個數(shù)�(jù)。舉例來�,DDR266能提�266 MHz×2×4 B�2.1 GB/s的內(nèi)存帶�。另�,由于它是基于SDRAM的設(shè)�(jì)制造技�(shù),因此廠�、流水線等設(shè)備的更新成本可降�。這就使得DDR SDRAM的價格比普通的SDRAM貴不了多�(10�)。因此,DDR SDRAM在當(dāng)前得到了非常廣泛的應(yīng)��

與SDRAM的區(qū)�

  DDR SDRAM與SDRAM的不同主要體�(xiàn)在以下幾個方面:

  (1) 初始化。SDRAM在開始使用前要�(jìn)行初始化,這項(xiàng)工作主要是對模式寄存器�(jìn)行設(shè)�,即MRS。DDR SDRAM與SDRAM一樣,在開�(jī)時也要�(jìn)行MRS,不過由于操作功能的增多,DDR SDRAM在MRS之前還增加了一個擴(kuò)展模式寄存器�(shè)�(EMRS)過程。這個擴(kuò)展模式寄存器對DLL的有效與禁止、輸出驅(qū)動強(qiáng)度等功能�(shí)施控��

  (2) 時鐘。前面介紹SDRAM時已�(jīng)看到,SDRAM的讀/寫采用單一時鐘。在DDR SDRAM工作中要用差分時�,也就是兩個時�,一個是CLK,另一個是與之反相的CK#�

  CK#并不能被理解為第二個觸�(fā)時鐘(可以在講述DDR原理時簡單地這么比喻),它能起到觸�(fā)時鐘校準(zhǔn)的作�。由于數(shù)�(jù)是在CLK的上下沿觸發(fā)�,造成傳輸周期縮短了一半,因此必須要保證傳輸周期的�(wěn)定以確保�(shù)�(jù)的正確傳�,這就要求對CLK的上下沿間距要有精確的控�。但�?yàn)闇囟?、電阻性能的改變等原因,CLK上下沿間距可能發(fā)生變化,此時與其反相的CK#就起到糾正的作用(CLK上升快下降慢,CK#則是上升慢下降快)。而由于上下沿觸發(fā)的原�,也使CL�1.5�2.5成為可能,并容易�(shí)�(xiàn)�

  (3) �(shù)�(jù)選取(DQS)脈沖。DQS是DDR SDRAM中的重要信號,其功能主要用來在一個時鐘周期內(nèi)�(zhǔn)確地區(qū)分出每個傳輸周期,并使�(shù)�(jù)得以�(zhǔn)確接�。每一塊DDR SDRAM芯片都有一個雙向的DQS信號線。在寫入�,它用來傳送由北橋�(fā)來的DQS信號;在讀取時,則由芯片生成DQS向北橋發(fā)�??梢哉f,DQS就是�(shù)�(jù)的同步信��

  (4) 寫入延時。在寫入�,與SDRAM�0延時不一樣,DDRSDRAM的寫入延遲已�(jīng)不是0了。在�(fā)出寫入命令后,DQS與寫入數(shù)�(jù)要等一段時間才會送達(dá)。這個周期被稱為DQS相對于寫入命令的延遲時間�

  為什么會有這樣的延遲呢?原因也在于同步,畢竟在一個時鐘周期內(nèi)�(jìn)行兩次傳送需要很高的控制精度,它必須要等接收方做好充分的�(zhǔn)備才行。tDQSS是DDR�(nèi)存寫入操作的一個重要參�(shù),太短的話恐怕接收有�,太長則會造成總線空閑。tDQSS最短不能小�0.75個時鐘周期,最長不能超�1.25個時鐘周��

  (5) 突發(fā)長度與寫入掩�。在DDR SDRAM�,突�(fā)長度只有2�4�8三種選擇,沒有了SDRAM的隨�(jī)存取的操�(突發(fā)長度�1)和全頁式突發(fā)方式。同時,突發(fā)長度的定義也與SDRAM的不一樣了,它不再指所連續(xù)尋址的存儲單元數(shù)量,而是指連續(xù)的傳輸周期數(shù)�

  對于突發(fā)寫入,如果其中有不想存入的數(shù)�(jù),仍可以�(yùn)用DM信號�(jìn)行屏�。DM信號和數(shù)�(jù)信號同時�(fā)�,接收方在DQS的上升沿與下降沿來判斷DM的狀�(tài),如果DM為高電平,那么之前從DQS脈沖中部選取的數(shù)�(jù)就被屏蔽��

 ?�?)延遲鎖定回�(DLL)。DDR SDRAM對時鐘的精確性有著很高的要求,而DDR SDRAM有兩個時�,一個是外部的總線時�,一個是�(nèi)部的工作時鐘。在理論上,DDRSDRAM的這兩個時鐘應(yīng)該是同步�,但由于種種原因,如溫度、電壓波動而產(chǎn)生延遲使兩者很難同�,更何況時鐘頻率本身也有不穩(wěn)定的情況。這就需要根�(jù)外部時鐘動態(tài)修正�(nèi)部時鐘的延遲來實(shí)�(xiàn)�(nèi)部時鐘與外部時鐘的同�,為此專門�(shè)置了DLL。利用這種電路,可使內(nèi)部時鐘與外部時鐘保持同步�

時序介紹

  (1) 讀出。DDR SDRAM的讀出時序關(guān)系與SDRAM很相�,如圖所��

DDR SDRAM的突發(fā)方式讀出時序

  (2) 寫入。突�(fā)寫入的時序如圖所��

DDR SDRAM的突發(fā)方式寫入時序

  在圖中表示的是突�(fā)寫入的過程,突發(fā)長度�4。由圖我們注意到,在寫入個數(shù)�(jù)前有一段寫入延時tDQSS�

  同樣,DDR SDRAM是每個時鐘周期寫入兩個數(shù)�(jù)�

  要說明的�,為了使用戶用好DDR SDRAM,廠家為我們開�(fā)了有�(guān)的控制器芯片,在將來連接使用時注意去選用。在PC�(jī)中,廠家開發(fā)出支持DDR SDRAM的北橋芯�,該芯片能提供DDR SDRAM工作所要求的信�,這為用戶提供了很大的方便�

說明

  目前,PC�(jī)上的�(nèi)存條主要是由SDR SDRAM(單倍速率同步DRAM)或DDR SDRAM芯片�(gòu)成的�

  �(biāo)�(zhǔn)的DDR�(nèi)存條�184引腳� DIMM(雙面引腳�(nèi)存條)。它很像�(biāo)�(zhǔn)�168引腳� SDRAM DIMM,只是用了一個凹槽而不是SD上的兩個凹槽。組件的長度也是5.25英寸�

  �(biāo)�(zhǔn)化協(xié)會定義了兩種不同配置的DDR�(nèi)存條。種是無緩沖DDR DIMM,它成本�,可�(yīng)用在PC和Internet�(shè)備上�

  第二種是有緩沖DDR DIMM,應(yīng)用于較高存儲密度的服�(wù)器中�

  新近的DDR-Ⅱ內(nèi)存條所用的DDR芯片的速度更高一些。目前有三種工作頻率�400 MHz�533 MHz�667 MHz,可以達(dá)到的速率分別�4.8 GB/s�5.6 GB/s�6.4 GB/s。所有的DDR-Ⅱ內(nèi)存條均工作在1.8 V電壓之下,單條容量均�512 MB以上�

  DDR-Ⅱ內(nèi)存條的引腳線�200線�220線和240線幾��

�(jié)�(gòu)與接口定�

DDR SDRAM的結(jié)構(gòu)

  VDD、VDDQ:電源供�

  CLK�/CLK:差分時鐘�

  CKE:時鐘使能�

  /CS:片選信�

  BA0-BA1:塊選擇(決定哪個塊�(jìn)行讀、寫、刷新、預(yù)充電等操作)�

  /RAS:行地址選取�

  /CAS:列地址選取�

  A0-A11:地址�

  DQ0-DQ15:雙向�(shù)�(jù)

  DQS:�(shù)�(jù)選通信�,控制I/O buffer,數(shù)�(jù)真正的同步信�

  /WE :讀/寫信�,高電平為讀命令,低電平為寫命令�

  DM�/DM:數(shù)�(jù)�(biāo)志位,標(biāo)示當(dāng)前數(shù)�(jù)是否為有效數(shù)�(jù)

維庫電子�,電子知�,一查百��

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