日韩欧美国产极速不卡一区,国产手机视频在线观看尤物,国产亚洲欧美日韩蜜芽一区,亚洲精品国产免费,亚洲二区三区无码中文,A大片亚洲AV无码一区二区三区,日韩国语国产无码123

您好,歡迎來到維庫電子市場網(wǎng) 登錄 | 免費注冊

硬件描述語言
閱讀�24277時間�2011-03-02 19:27:57

  硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言,數(shù)字電路系�(tǒng)的設(shè)計可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計思想,用一系列分層次的模塊來表示極其復雜的�(shù)字系�(tǒng)。然�,利用電子設(shè)計自動化�EDA)工�,逐層進行仿真驗證,再把其中需要變?yōu)閷嶋H電路的模塊組合,�(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)�。接下去,再用專�集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具,把�(wǎng)表轉(zhuǎn)換為要實�(xiàn)的具體電路布線結(jié)�(gòu)�

概述

  隨著EDA技�(shù)的發(fā)展,使用硬件語言�(shè)計PLD/FPGA成為一種趨�。目前最主要的硬件描述語言是VHDL和Verilog HDL� VHDL�(fā)展的較早,語法嚴�,而Verilog HDL是在C語言的基�(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由� VHDL和Verilog HDL兩者相�,VHDL的書寫規(guī)則比Verilog煩瑣一�,但verilog自由的語法也容易讓少�(shù)初學者出�� 國外電子很多會在本科階段教授VHDL,在研究生階段教授verilog。從國內(nèi)來看,VHDL的參考書很多,便于查找資料,而Verilog HDL的參考書相對較少,這給學習Verilog HDL帶來一些困難� 從EDA技�(shù)的發(fā)展上�,已出現(xiàn)用于CPLD/FPGA�(shè)計的硬件C語言編譯軟件,雖然還不成�,應(yīng)用極�,但它有可能會成為繼VHDL和Verilog之后,設(shè)計大�(guī)模CPLD/FPGA的又一種手��

�(jié)�(gòu)

硬件描述語言的結(jié)構(gòu)

�(yōu)�

 ?�?)與其他的硬件描述語言相比,VHDL具有更強的行為描述能�,從而決定了他成為系�(tǒng)�(shè)計領(lǐng)域的硬件描述語言。強大的行為描述能力是避開具體的器件�(jié)�(gòu),從邏輯行為上描述和�(shè)計大�(guī)模電子系�(tǒng)的重要保��

 ?�?)VHDL豐富的仿真語句和庫函�(shù),使得在任何大系�(tǒng)的設(shè)計早期就能查驗設(shè)計系�(tǒng)的功能可行�,隨時可對設(shè)計進行仿真模擬�

  �3)VHDL語句的行為描述能力和程序�(jié)�(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功�。符合市場需求的大規(guī)模系�(tǒng)高效�

  高速的完成必須有多人甚至多個代�(fā)組共同并行工作才能實�(xiàn)。(4)對于用VHDL完成的一個確定的�(shè)�,可以利用EDA工具進行邏輯綜合和優(yōu)�,并自動的把VHDL描述�(shè)計轉(zhuǎn)變成門級網(wǎng)表�

 ?�?)VHDL對設(shè)計的描述具有相對獨立性,�(shè)計者可以不懂硬件的�(jié)�(gòu),也不必管理最終設(shè)計實�(xiàn)的目標器件是什�,而進行獨立的設(shè)��

用�

  HDL有兩種用途:系統(tǒng)仿真和硬件實�(xiàn)� 如果程序只用于仿�,那么幾乎所有的語法和編程方法都可以使用� 但如果我們的程序是用于硬件實�(xiàn)(例如:用于FPGA�(shè)計),那么我們就必須保證程序"可綜�"(程序的功能可以用硬件電路實�(xiàn)�� 不可綜合的HDL語句在軟件綜合時將被忽略或者報�� 我們應(yīng)當牢記一點:"所有的HDL描述都可以用于仿�,但不是所有的HDL描述都能用硬件實�(xiàn)�    

開發(fā)流程

  用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程為�
  1.文本編輯:用任何文本編輯器都可以進行,也可以用專用的HDL編輯�(huán)�。通常VHDL文件保存�.vhd文件,Verilog文件保存�.v文件
  2.功能仿真:將文件�(diào)入HDL仿真軟件進行功能仿真,檢查邏輯功能是否正確(也叫前仿�,對簡單的設(shè)計可以跳過這一�,只在布線完成以�,進行時序仿真�
  3.邏輯綜合:將源文件調(diào)入邏輯綜合軟件進行綜合,即把語言綜合成最簡的布爾表達式和信號的連接�(guān)�。邏輯綜合軟件會生成.edf(edif)的EDA工業(yè)標準文件�
  4.布局布線:將.edf文件�(diào)入PLD廠家提供的軟件中進行布線,即把設(shè)計好的邏輯安放到PLD/FPGA�(nèi)
  5.時序仿真:需要利用在布局布線中獲得的精確參數(shù),用仿真軟件驗證電路的時序。(也叫后仿真)
  6.編程下載:確認仿真無誤后,將文件下載到芯片中

與原理圖輸入法的�(guān)�

  HDL和傳�(tǒng)的原理圖輸入方法的關(guān)系就好比是語言和匯編語言的關(guān)�。HDL的可移植性好,使用方便,但效率不如原理圖;原理圖輸入的可控性好,效率高,比較直觀,但�(shè)計大�(guī)模CPLD/FPGA時顯得很煩瑣,移植性差。在真正的PLD/FPGA�(shè)計中,通常建議采用原理圖和HDL�(jié)合的方法來設(shè)�,適合用原理圖的地方就用原理圖,適合用HDL的地方就用HDL,并沒有強制的規(guī)定。在最短的時間�(nèi),用自己最熟悉的工具設(shè)計出高效,穩(wěn)定,符合�(shè)計要求的電路才是我們的最終目��

�(fā)�

  硬件描述語言HDL的發(fā)展至今已�20多年的歷史,并成功地�(yīng)用于�(shè)計的各個階段:建模、仿真、驗證和綜合等。到20世紀80年代,已出現(xiàn)了上百種硬件描述語言,對�(shè)計自動化曾起到了極大的促進和推動作用。但是,這些語言一般各自面向特定的�(shè)計領(lǐng)域和層次,而且眾多的語言使用戶無所適從。因此,急需一種面向設(shè)計的多領(lǐng)�、多層次并得到普遍認同的標準硬件描述語言�20世紀80年代后期,VHDL和Verilog HDL語言適應(yīng)了這種趨勢的要求,先后成為IEEE標準�
  �(xiàn)�,隨著系�(tǒng)級FPGA以及系統(tǒng)芯片的出�(xiàn),軟硬件�(xié)�(diào)�(shè)計和系統(tǒng)�(shè)計變得越來越重要。傳�(tǒng)意義上的硬件�(shè)計越來越傾向于與系統(tǒng)�(shè)計和軟件�(shè)計結(jié)�。硬件描述語言為適�(yīng)新的情況,迅速發(fā)�,出�(xiàn)了很多新的硬件描述語言,像Superlog、SystemC、Cynlib C++等等�

維庫電子�,電子知�,一查百��

已收錄詞�153979

武隆�| 香格里拉�| 阜新�| 茌平�| 承德�| 汉阴�| 章丘�| 文昌�| 广元�| 阿巴嘎旗| 南溪�| 佛冈�| 当涂�| 武胜�| 邯郸�| 城固�| 卓尼�| 永州�| 仙居�| 新化�| 寿光�| 凉城�| 余干�| 辉南�| 新竹�| 嵊州�| 都昌�| 镇赉�| 徐闻�| 西青�| 阿合奇县| 民权�| 龙井�| 神池�| 大港�| 沾化�| 肇源�| 台南�| 文昌�| 炎陵�| 林甸�|