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EDA
閱讀�21482�(shí)間:2010-11-22 09:12:19

  電子�(shè)�(jì)技�(shù)的核心就是eda技�(shù),eda是指以計(jì)算機(jī)為工作平�,融合應(yīng)用電子技�(shù)、計(jì)算機(jī)技�(shù)、智能化技�(shù)成果而研制成的電子cad通用軟件�,主要能輔助�(jìn)行三方面的設(shè)�(jì)工作,即ic�(shè)�(jì)、電子電路設(shè)�(jì)�pcb�(shè)�(jì)。eda技�(shù)已有30年的�(fā)展歷�,大致可分為三�(gè)階段�70年代為計(jì)算機(jī)輔助�(shè)�(jì)(cad)階段,人們開始用�(jì)算機(jī)輔助�(jìn)行ic版圖編輯、pcb布局布線,取代了手工操作�80年代為計(jì)算機(jī)輔助工程(cae)階段。與cad相比,cae除了有純粹的圖形繪制功能�,又增加了電路功能設(shè)�(jì)和結(jié)�(gòu)�(shè)�(jì),并且通過電氣連接�(wǎng)�(luò)表將兩者結(jié)合在一�,實(shí)�(xiàn)了工程設(shè)�(jì)。cae的主要功能是:原理圖輸人,邏輯仿真,電路分析,自動布局布線,pcb后分��90年代為電子系�(tǒng)�(shè)�(jì)自動�(eda)階段�

技�(shù)的基本特�

  EDA代表了當(dāng)今電子設(shè)�(jì)技�(shù)的發(fā)展方�,它的基本特征是:設(shè)�(jì)人員按照“自頂向下”的�(shè)�(jì)方法,對整�(gè)系統(tǒng)�(jìn)行方案設(shè)�(jì)和功能劃�,系�(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實(shí)�(xiàn),然后采用硬件描述語言(HDL)完成系�(tǒng)行為級設(shè)�(jì),通過綜合器和適配器生成最終的目標(biāo)器件,這樣的設(shè)�(jì)方法被稱為高層次的電子設(shè)�(jì)方法。下面介紹與EDA基本特征有關(guān)的幾�(gè)概念�

  1.“自頂向下”的�(shè)�(jì)方法10年前,電子設(shè)�(jì)的基本思路還是選用�(biāo)�(zhǔn)集成電路“自底向上”地�(gòu)造出一�(gè)新的系統(tǒng),這樣的設(shè)�(jì)方法就如同一磚一瓦建造金字塔,不僅效率低、成本高而且容易出錯(cuò)�

  高層次設(shè)�(jì)是一種“自頂向下”的全新�(shè)�(jì)方法,這種�(shè)�(jì)方法首先從系�(tǒng)�(shè)�(jì)入手,在頂層�(jìn)行功能方框圖的劃分和�(jié)�(gòu)�(shè)�(jì)。在方框圖一級�(jìn)行仿�、糾�(cuò),并用硬件描述語言對高層次的系�(tǒng)行為�(jìn)行描�,在系統(tǒng)一級�(jìn)行驗(yàn)�。然�,用綜合�(yōu)化工具生成具體門電路的網(wǎng)�(luò)表,其對�(yīng)的物理實(shí)�(xiàn)級可以是印刷電路板或?qū)S眉呻�?。由于設(shè)�(jì)的主要仿真和�(diào)試過程是在高層次上完成的,這既有利于早期發(fā)�(xiàn)�(jié)�(gòu)�(shè)�(jì)上的�(cuò)誤,避免�(shè)�(jì)工作的浪�(fèi),又減少了邏輯功能仿真的工作�,提高了�(shè)�(jì)的一次成功率�

  2.ASIC�(shè)�(jì)�(xiàn)代電子產(chǎn)品的�(fù)雜度日益提高,一�(gè)電子系統(tǒng)可能由數(shù)萬�(gè)中小�(guī)模集成電路構(gòu)�,這就帶來了體積大、功耗大、可靠性差的問�。解決這一問題的有效方法就是采用ASIC芯片�(jìn)行設(shè)�(jì)。ASIC按照�(shè)�(jì)方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC(也稱為可編程邏輯器件)�

  �(shè)�(jì)全定制ASIC芯片�(shí),設(shè)�(jì)師要定義芯片上所有晶體管的幾何圖形和工藝�(guī)�,將�(shè)�(jì)�(jié)果交由IC廠家去�(jìn)行掩模制造,做出�(chǎn)�。這種�(shè)�(jì)方法的優(yōu)�(diǎn)是芯片可以獲得的性能,即面積利用率高、速度�、功耗低,而缺�(diǎn)是開�(fā)周期�,費(fèi)用高,只適合大批量產(chǎn)品開�(fā)�

  半定制ASIC芯片的版圖設(shè)�(jì)方法分為門陣列�(shè)�(jì)法和�(biāo)�(zhǔn)單元�(shè)�(jì)�,這兩種方法都是約束性的�(shè)�(jì)方法,其主要目的就是簡化�(shè)�(jì),以犧牲芯片性能為代�(jià)來縮短開�(fā)�(shí)��

  可編程邏輯芯片與上述掩模ASIC的不同之處在于:�(shè)�(jì)人員完成版圖�(shè)�(jì)�,在�(shí)�(yàn)室內(nèi)就可以燒制出自己的芯�,無須IC廠家的參與,大大縮短了開�(fā)周期�

  可編程邏輯器件自70年代以來,經(jīng)歷了PAL、GAL、CPLD、FPGA幾�(gè)�(fā)展階段,其中CPLD/FPGA屬高密度可編程邏輯器�,目前集成度已高�(dá)200萬門/�,它將掩模ASIC集成度高的優(yōu)�(diǎn)和可編程邏輯器件�(shè)�(jì)生產(chǎn)方便的特�(diǎn)�(jié)合在一�,特別適合于樣品研制或小批量�(chǎn)品開�(fā),使�(chǎn)品能以最快的速度上市,而當(dāng)市場�(kuò)大時(shí),它可以很容易地�(zhuǎn)由掩模ASIC�(shí)�(xiàn),因此開�(fā)�(fēng)�(xiǎn)也大為降��

  上述ASIC芯片,尤其是CPLD/FPGA器件,已成為�(xiàn)代高層次電子�(shè)�(jì)方法的實(shí)�(xiàn)載體�

  3.硬件描述語言硬件描述語言(HDL)是一種用于設(shè)�(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言,它用軟件編程的方式來描述電子系�(tǒng)的邏輯功�、電路結(jié)�(gòu)和連接形式,與傳統(tǒng)的門級描述方式相�,它更適合大�(guī)模系�(tǒng)的設(shè)�(jì)。例如一�(gè)32位的加法�,利用圖形輸入軟件需要輸�500�1000�(gè)門,而利用VHDL語言只需要書寫一行“A=B+C”即�。而且VHDL語言可讀性強(qiáng),易于修改和�(fā)�(xiàn)�(cuò)誤。早期的硬件描述語言,如ABEL、HDL、AHDL,由不同的EDA廠商開發(fā),互不兼�,而且不支持多層次�(shè)�(jì),層次間翻譯工作要由人工完成。為了克服以上不��1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL�1987年IEEE采納VHDL為硬件描述語言�(biāo)�(zhǔn)(IEEESTD�1076)�

  VHDL是一種全方位的硬件描述語言,包括系�(tǒng)行為級、寄存器傳輸級和邏輯門級多�(gè)�(shè)�(jì)層次,支持�(jié)�(gòu)、數(shù)�(jù)流和行為三種描述形式的混合描�,因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能,整�(gè)自頂向下或自底向上的電路�(shè)�(jì)過程都可以用VHDL來完�。VHDL還具有以下優(yōu)�(diǎn)�(1)VHDL的寬范圍描述能力使它成為高層次設(shè)�(jì)的核心,將設(shè)�(jì)人員的工作重心提高到了系�(tǒng)功能的實(shí)�(xiàn)與調(diào)�,而花較少的精力于物理�(shí)�(xiàn)�(2)VHDL可以用簡潔明確的代碼描述來�(jìn)行復(fù)雜控制邏輯的�(shè)�(jì),靈活且方便,而且也便于設(shè)�(jì)�(jié)果的交流、保存和重用�(3)VHDL的設(shè)�(jì)不依賴于特定的器件,方便了工藝的�(zhuǎn)��(4)VHDL是一�(gè)�(biāo)�(zhǔn)語言,為眾多的EDA廠商支持,因此移植性好�

  4.EDA系統(tǒng)框架�(jié)�(gòu)EDA系統(tǒng)框架�(jié)�(gòu)(Framework)是一套配置和使用EDA軟件包的�(guī)范。目前主要的EDA系統(tǒng)都建立了框架�(jié)�(gòu),如Cadence公司的DesignFramework,Mentor公司的FalconFramework,而且這些框架�(jié)�(gòu)都遵守國際CFI組織制定的統(tǒng)一技�(shù)�(biāo)�(zhǔn)。框架結(jié)�(gòu)能將來自不同EDA廠商的工具軟件�(jìn)行優(yōu)化組�,集成在一�(gè)易于管理的統(tǒng)一的環(huán)境之下,而且還支持任�(wù)之間、設(shè)�(jì)師之間以及整�(gè)�(chǎn)品開�(fā)過程中的信息傳輸與共�,是并行工程和自頂向下設(shè)�(jì)方法的實(shí)�(xiàn)基礎(chǔ)�

技�(shù)的基本設(shè)�(jì)方法

  EDA技�(shù)的每一次�(jìn)�,都引起了�(shè)�(jì)層次上的一次飛�,�1示出EDA技�(shù)�(shè)�(jì)層次的飛�。物理級�(shè)�(jì)主要指IC版圖�(shè)�(jì),一般由半導(dǎo)體廠家完�,對電子工程師沒有太大的意義,因此本文重�(diǎn)介紹電路級設(shè)�(jì)和系�(tǒng)級設(shè)�(jì)�

EDA技術(shù)設(shè)計(jì)層次的飛

  1.電路級�(shè)�(jì)電路級設(shè)�(jì)工作流程如圖2所�。電子工程師接受系統(tǒng)�(shè)�(jì)任務(wù)后,首先確定�(shè)�(jì)方案,并選擇能實(shí)�(xiàn)該方案的合適元器件,然后根據(jù)具體的元器件�(shè)�(jì)電路原理�。接著�(jìn)行次仿真,其中包括數(shù)字電路的邏輯模擬、故障分�,模擬電路的交直流分�、瞬�(tài)分析。在�(jìn)行系�(tǒng)仿真�(shí),必須要有元件模型庫的支持,�(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗(yàn)�(shè)�(jì)方案在功能方面的正確��

電路級設(shè)計(jì)工作流程圖

  仿真通過�,根�(jù)原理圖產(chǎn)生的電氣連接�(wǎng)�(luò)表�(jìn)行PCB板的自動布局布線。在制作PCB板之前還可以�(jìn)行PCB后分析,其中包括熱分�、噪聲及竄擾分析、電磁兼容分�、可靠性分析等,并可將分析后的�(jié)果參�(shù)反標(biāo)回電路圖,�(jìn)行第二次仿真,也稱為后仿真。后仿真主要是檢�(yàn)PCB板在�(shí)際工作環(huán)境中的可行��

  由此可見,電路級的EDA技�(shù)使電子工程師在實(shí)際的電子系統(tǒng)�(chǎn)生前,就可以全面地了解系�(tǒng)的功能特性和物理特�,從而將開發(fā)�(fēng)�(xiǎn)消滅在設(shè)�(jì)階段,縮短了開發(fā)�(shí)�,降低了開發(fā)成本�

  2.系�(tǒng)級設(shè)�(jì)�(jìn)�90年代以來,電子信息類�(chǎn)品的開發(fā)明顯呈現(xiàn)兩�(gè)特點(diǎn):一是產(chǎn)品復(fù)雜程度提高;二是�(chǎn)品上市時(shí)限緊�。然�,電路級�(shè)�(jì)本質(zhì)上是基于門級描述的單層次設(shè)�(jì),設(shè)�(jì)的所有工作(包括�(shè)�(jì)輸入、仿真和分析、設(shè)�(jì)修改等)都是在基本邏輯門這一層次上�(jìn)行的,顯然這種�(shè)�(jì)方法不能適應(yīng)新的形勢,一種高層次的電子設(shè)�(jì)方法,也即系�(tǒng)級設(shè)�(jì)方法,應(yīng)�(yùn)而生�

  高層次設(shè)�(jì)是一種“概念驅(qū)動式”設(shè)�(jì),設(shè)�(jì)人員無須通過門級原理圖描述電路,而是針對�(shè)�(jì)目標(biāo)�(jìn)行功能描述。由于擺脫了電路�(xì)節(jié)的束�,設(shè)�(jì)人員可以把精力集中于�(chuàng)造性的方案與概念的�(gòu)思上,一旦這些概念�(gòu)思以高層次描述的形式輸入�(jì)算機(jī),EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整�(gè)�(shè)�(jì)。這樣,新的概念就能迅速有效地成為�(chǎn)品,大大縮短了產(chǎn)品的研制周期。不僅如�,高層次�(shè)�(jì)只是定義系統(tǒng)的行為特�,可以不涉及�(shí)�(xiàn)工藝,因此還可以在廠家綜合庫的支持下,利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝�(yōu)化的�(wǎng)�(luò)�,使工藝�(zhuǎn)化變得輕而易舉。系�(tǒng)級設(shè)�(jì)的工作流程見�3。首先,工程師按照“自頂向下”的�(shè)�(jì)方法�(jìn)行系�(tǒng)劃分。其�,輸入VHDL代碼,這是高層次設(shè)�(jì)中最為普遍的輸入方式。此�,還可以采用圖形輸入方式(框�,狀�(tài)圖等),這種輸入方式具有直觀、容易理解的�(yōu)�(diǎn)。第三步是,將以上的�(shè)�(jì)輸入編譯成標(biāo)�(zhǔn)的VHDL文件。第四步是�(jìn)行代碼級的功能仿�,主要是檢驗(yàn)系統(tǒng)功能�(shè)�(jì)的正確性。這一步驟適用大型�(shè)�(jì),因?yàn)閷τ诖笮驮O(shè)�(jì)來說,在綜合前對源代碼仿�,就可以大大減少�(shè)�(jì)重復(fù)的次�(shù)和時(shí)間。一般情況下,這一仿真步驟可略�。第五步�,利用綜合器對VHDL源代碼�(jìn)行綜合優(yōu)化處�,生成門級描述的�(wǎng)�(luò)表文�,這是將高層次描述�(zhuǎn)化為硬件電路的關(guān)鍵步�。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一�(chǎn)品系列�(jìn)行的,所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。第六步�,利用產(chǎn)生的�(wǎng)�(luò)表文件�(jìn)行適配前的時(shí)序仿�,仿真過程不涉及具體器件的硬件特性,是較為粗略的。一般的�(shè)�(jì),也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)�(luò)表文件針對某一具體的目�(biāo)器件�(jìn)行邏輯映射操作,包括底層器件配置、邏輯分�、邏輯優(yōu)�、布局布線。第八步是在適配完成�,產(chǎn)生多�(xiàng)�(shè)�(jì)�(jié)果:(1)適配�(bào)告,包括芯片�(nèi)部資源利用情�,設(shè)�(jì)的布爾方程描述情況等�(2)適配后的仿真模型�(3)器件編程文件。根�(jù)適配后的仿真模型,可以�(jìn)行適配后的時(shí)序仿�,因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性(如時(shí)延特性),所以仿真結(jié)果能比較精確地預(yù)期未來芯片的�(shí)際性能。如果仿真結(jié)果達(dá)不到�(shè)�(jì)要求,就需要修改VHDL源代碼或選擇不同速度和品�(zhì)的器�,直至滿足設(shè)�(jì)要求;一步是將適配器�(chǎn)生的器件編程文件通過編程器或下載電纜載入到目�(biāo)芯片F(xiàn)PGA或CPLD�。如果是大批量產(chǎn)品開�(fā),則通過更換相應(yīng)的廠家綜合庫,輕易地�(zhuǎn)由ASIC形式�(shí)�(xiàn)�

系統(tǒng)級設(shè)計(jì)的工作流程圖

  綜上所�,EDA技�(shù)是電子設(shè)�(jì)�(lǐng)域的一場革�,目前正處于高速發(fā)展階段,每年都有新的EDA工具問世。廣大電子工程人員掌握這一先�(jìn)技�(shù),這不僅是提高�(shè)�(jì)效率的需要,更是我國電子工業(yè)在世界市場上生存、競爭與�(fā)展的需要�

最常用的幾種軟�

  EDA技�(shù)是在電子CAD技�(shù)基礎(chǔ)上發(fā)展起來的�(jì)算機(jī)軟件系統(tǒng),是指以�(jì)算機(jī)為工作平�,融合了�(yīng)用電子技�(shù)、計(jì)算機(jī)技�(shù)、信息處理及智能化技�(shù)的成�,�(jìn)行電子產(chǎn)品的自動�(shè)�(jì)�

  利用EDA工具,電子設(shè)�(jì)師可以從概念、算�、協(xié)議等開始�(shè)�(jì)電子系統(tǒng),大量工作可以通過�(jì)算機(jī)完成,并可以將電子產(chǎn)品從電路�(shè)�(jì)、性能分析到設(shè)�(jì)出IC版圖或PCB版圖的整�(gè)過程在計(jì)算機(jī)上自動處理完成�

  �(xiàn)在對EDA的概念或范疇用得很寬。包括在�(jī)械、電�、通信、航空航天、化�、礦�(chǎn)、生�、醫(yī)�(xué)、軍事等各�(gè)�(lǐng)�,都有EDA的應(yīng)�。目前EDA 技�(shù)已在各大公司、企事業(yè)單位和科研教�(xué)部門廣泛使用。例如在飛機(jī)制造過程中,從�(shè)�(jì)、性能測試及特性分析直到飛行模擬,都可能涉及到EDA技�(shù)。本文所指的EDA技�(shù),主要針對電子電路設(shè)�(jì)、PCB�(shè)�(jì)和IC�(shè)�(jì)。EDA �(shè)�(jì)可分為系�(tǒng)�、電路級和物理實(shí)�(xiàn)級�

  EDA常用軟件

  EDA工具層出不窮,目前�(jìn)入我國并具有廣泛影響的EDA軟件有:EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim等等。這些工具都有較強(qiáng)的功�,一般可用于幾�(gè)方面,例如很多軟件都可以�(jìn)行電路設(shè)�(jì)與仿真,同時(shí)以可以�(jìn)行PCB自動布局布線,可輸出多種�(wǎng)表文件與第三方軟件接�。下面按主要功能或主要應(yīng)用場�,分為電路設(shè)�(jì)與仿真工�、PCB�(shè)�(jì)軟件、IC�(shè)�(jì)軟件、PLD�(shè)�(jì)工具及其它EDA軟件,�(jìn)行簡單介紹�

  1、電子電路設(shè)�(jì)與仿真工�

  電子電路�(shè)�(jì)與仿真工具包括SPICE/PSPICE;EWB;Matlab;SystemView;MMICAD�。下面簡單介紹前三�(gè)軟件�

 ?�?)SPICE(Simulation Program with Integrated Circuit Emphasis�

  是由美國加州大學(xué)推出的電路分析仿真軟�,是20世紀(jì)80年代世界上應(yīng)用最廣的電路�(shè)�(jì)軟件�1998年被定為美國國家�(biāo)�(zhǔn)�1984年,美國MicroSim公司推出了基于SPICE的微�(jī)版PSPICE(Personal—SPICE�?,F(xiàn)在用得較多的是PSPICE6.2,可以說在同類產(chǎn)品中,它是功能最為強(qiáng)大的模擬和數(shù)字電路混合仿真EDA軟件,在國內(nèi)普遍使用。推出了PSPICE9.1版本。它可以�(jìn)行各種各樣的電路仿真、激�(lì)建立、溫度與噪聲分析、模擬控�、波形輸�、數(shù)�(jù)輸出、并在同一窗口�(nèi)同時(shí)顯示模擬與數(shù)字的仿真�(jié)果。無論對哪種器件哪些電路�(jìn)行仿�,都可以得到精確的仿真結(jié)�,并可以自行建立元器件及元器件庫�

 ?�?)EWB(Electronic Workbench)軟件

  是InterActive ImageTechnologies Ltd �20世紀(jì)90年代初推出的電路仿真軟件。目前普遍使用的是EWB5.2,相對于其它EDA軟件,它是較小巧的軟件(只有16M)。但它對模數(shù)電路的混合仿真功能卻十分�(qiáng)�,幾�100[%]地仿真出真實(shí)電路的結(jié)果,并且它在桌面上提供了萬用�、示波器、信號發(fā)生器、掃頻儀、邏輯分析儀、數(shù)字信號發(fā)生器、邏輯轉(zhuǎn)換器和電壓表、電流表等儀器儀表。它的界面直觀,易�(xué)易用。它的很多功能模仿了SPICE的設(shè)�(jì),但分析功能比PSPICE稍少一��

 ?�?)文字MATLAB�(chǎn)品族

  它們的一大特性是有眾多的面向具體�(yīng)用的工具箱和仿真�,包含了完整的函�(shù)集用來對圖像信號處理、控制系�(tǒng)�(shè)�(jì)、神�(jīng)�(wǎng)�(luò)等特殊應(yīng)用�(jìn)行分析和�(shè)�(jì)。它具有�(shù)�(jù)采集、報(bào)告生成和MATLAB語言編程�(chǎn)生獨(dú)立C/C++代碼等功能。MATLAB�(chǎn)品族具有下列功能:數(shù)�(jù)分析;數(shù)值和符號�(jì)算;工程與科�(xué)繪圖;控制系�(tǒng)�(shè)�(jì);數(shù)字圖像信號處理;�(cái)�(wù)工程;建模、仿�、原型開�(fā);應(yīng)用開�(fā);圖形用戶界面設(shè)�(jì)等。MATLAB�(chǎn)品族被廣泛地�(yīng)用于信號與圖像處�、控制系�(tǒng)�(shè)�(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)�。開放式的結(jié)�(gòu)使MATLAB�(chǎn)品族很容易針對特定的需求�(jìn)行擴(kuò)充,從而在不斷深化對問題的�(rèn)識同�(shí),提高自身的競爭��

  2、PCB�(shè)�(jì)軟件

  PCB(Printed—Circuit Board)�(shè)�(jì)軟件種類很多,如Protel� OrCAD;Viewlogic� PowerPCB� Cadence PSD;MentorGraphices的Expedition PCB;Zuken CadStart� Winboard/Windraft/Ivex-SPICE;PCB Studio� TANGO等等。目前在我國用得最多應(yīng)屬Protel,下面僅對此軟件作一介紹�

  Protel是PROTEL公司�20世紀(jì)80年代末推出的CAD工具,是PCB�(shè)�(jì)者的軟件。它較早在國�(nèi)使用,普及率,有些高校的電路還專門開設(shè)Protel課程,幾乎所在的電路公司都要用到�。早期的Protel主要作為印刷板自動布線工具使�,現(xiàn)在普遍使用的是Protel99SE,它是�(gè)完整的全方位電路�(shè)�(jì)系統(tǒng),包含了電原理圖繪制、模擬電路與�(shù)字電路混合信號仿�、多層印刷電路板�(shè)�(jì)(包含印刷電路板自動布局布線�,可編程邏輯器件�(shè)�(jì)、圖表生�、電路表格生�、支持宏操作等功能,并具有Client/Server(客�/服務(wù)器體系結(jié)�(gòu),同�(shí)還兼容一些其它設(shè)�(jì)軟件的文件格�,如ORCAD、PSPICE、EXCEL�。使用多層印制線路板的自動布線,可實(shí)�(xiàn)高密度PCB�100[%]布通率。Protel軟件功能�(qiáng)�、界面友�、使用方便,但它代表性的是電路設(shè)�(jì)和PCB�(shè)�(jì)�

  3、IC�(shè)�(jì)軟件

  IC�(shè)�(jì)工具很多,其中按市場所占份額排行為Cadence、Mentor Graphics和Synopsys。這三家都是ASIC�(shè)�(jì)�(lǐng)域相�(dāng)有名的軟件供�(yīng)商。其它公司的軟件相對來說使用者較�。中國華大公司也提供ASIC�(shè)�(jì)軟件(熊�2000�;另外近來出名的Avanti公司,是原來在Cadence的幾�(gè)華人工程師創(chuàng)立的,他們的�(shè)�(jì)工具可以全面和Cadence公司的工具相抗衡,非常適用于深亞微米的IC�(shè)�(jì)。下出按用途對IC�(shè)�(jì)軟件作一些介��

 ?�?)設(shè)�(jì)輸入工具

  這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer,viewlogic的viewdraw,硬件描述語言VHDL、Verilog HDL是主要設(shè)�(jì)語言,許多設(shè)�(jì)� 入工具都支持HDL。另外像Active—HDL和其它的�(shè)�(jì)輸入方法,包括原理和狀�(tài)�(jī)輸入方法,設(shè)�(jì)FPGA/CPLD的工具大都可作為IC�(shè)�(jì)的輸入手�,如Xilinx、Altera等公司提供的開發(fā)工具,Modelsim FPGA��

 ?�?)設(shè)�(jì)仿真工作

  我們使用EDA工具的一�(gè)好處是可以驗(yàn)證設(shè)�(jì)是否正確,幾乎每�(gè)公司的EDA �(chǎn)品都有仿真工�。Verilog—XL、NC—verilog用于Verilog仿真,Leapfrog用于VHDL仿真,Analog Artist用于模擬電路仿真。Viewlogic的仿真器有:viewsim門級電路仿真器,speedwaveVHDL仿真器,VCS—verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog雙仿真器:Model Sim。Cadence、Synopsys用的是VSS(VHDL仿真器)?,F(xiàn)在的趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具�

 ?�?)綜合工�

  綜合工具可以把HDL變成門級網(wǎng)�。這方面Synopsys工具占有較大的優(yōu)勢,它的Design Compile是作綜合的工�(yè)�(biāo)�(zhǔn),它還有另外一�(gè)�(chǎn)品叫Behavior Compiler,可以提供更的綜�。另外最近美國又出了一家軟件叫Ambit,說是比Synopsys的軟件更有效,可以綜�50萬門的電路,速度更快。今年初Ambit被Cadence公司收購,為此Cadence放棄了它原來的綜合軟件Synergy。隨著FPGA�(shè)�(jì)的規(guī)模越來越�,各EDA公司又開�(fā)了用于FPGA�(shè)�(jì)的綜合軟�,比較有名的有:Synopsys的FPGA Express,Cadence的Synplity,Mentor的Leonardo,這三家的FPGA綜合軟件占了市場的絕大部��

 ?�?)布局和布�

  在IC�(shè)�(jì)的布局布線工具中,Cadence軟件是比較強(qiáng)�,它有很多產(chǎn)品,用于�(biāo)�(zhǔn)單元、門陣列已可�(shí)�(xiàn)交互布線。最有名的是Cadence spectra,它原來是用于PCB布線�,后來Cadence把它用來作IC的布�。其主要工具有:Cell3,Silicon Ensemble—標(biāo)�(zhǔn)單元布線�;Gate Ensemble—門陣列布線�;Design Planner—布局工具。其它各EDA軟件開發(fā)公司也提供各自的布局布線工具�

  �5)物理驗(yàn)證工�

  物理�(yàn)證工具包括版圖設(shè)�(jì)工具、版圖驗(yàn)證工�、版圖提取工具等�。這方面Cadence也是很強(qiáng)�,其Dracula、Virtuso、Vampire等物理工具有很多的使用��

 ?�?)模擬電路仿真器

  前面講的仿真器主要是針對�(shù)字電路的,對于模擬電路的仿真工具,普遍使用SPICE,這是的選擇。只不過是選擇不同公司的SPICE,像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE�(xiàn)在被Avanti公司收購�。在眾多的SPICE中,最�(zhǔn)的當(dāng)�(shù)HSPICE,作為IC�(shè)�(jì),它的模型最�,仿真的精度��

  4、PLD�(shè)�(jì)工具

  PLD(Programmable Logic Device)是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的�(shù)字集成電路。目前主要有兩大類型:CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它們的基本�(shè)�(jì)方法是借助于EDA軟件,用原理�、狀�(tài)�(jī)、布爾表�(dá)�、硬件描述語言等方�,生成相�(yīng)的目�(biāo)文件,用編程器或下載電纜,由目標(biāo)器件�(shí)�(xiàn)。生�(chǎn)PLD的廠家很�,但最有代表性的PLD廠家為ALTERA、Xilinx和Lattice 公司�

  PLD的開�(fā)工具一般由器件生產(chǎn)廠家提供,但隨著器件�(guī)模的不斷增加,軟件的�(fù)雜性也隨之提高,目前由專門的軟件公司與器件生產(chǎn)廠家合作,推出功能強(qiáng)大的�(shè)�(jì)軟件�

  下面介紹主要器件生產(chǎn)廠家和開�(fā)工具�

 ?�?)ALTERA 20世紀(jì)90年代以后�(fā)展很�。主要產(chǎn)品有:MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其開發(fā)工具—MAX+PLUS II是較成功的PLD開發(fā)平臺,又推出了Quartus II開發(fā)軟件。Altera公司提供較多形式的設(shè)�(jì)輸入手段,綁定第三方VHDL綜合工具,如:綜合軟件FPGA Express、Leonard Spectrum,仿真軟件ModelSim�

 ?�?)ILINX FPGA的發(fā)明者。產(chǎn)品種類較�,主要有;XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系�,其的Vertex—II Pro器件已達(dá)�800萬門。開�(fā)軟件為Foundation和ISE。通常來說,在歐洲用Xilinx的人�,在***和亞太地區(qū)用ALTERA的人�,在美國則是平分秋色。全球PLD/FPGA�(chǎn)�60[%]以上是由Altera和Xilinx提供�。可以講Altera和Xilinx共同決定了PLD技�(shù)的發(fā)展方��

 ?�?)Lattice—Vantis Lattice是ISP(In—System Programmability)技�(shù)的發(fā)明�,ISP技�(shù)極大地促�(jìn)了PLD�(chǎn)品的�(fā)�,與ALTERA和XILINX相比,其開發(fā)工具比Altera和Xilinx略遜一籌。中小規(guī)模PLD比較有特�,大�(guī)模PLD的競爭力還不夠強(qiáng)(Lattice沒有基于查找表技�(shù)的大�(guī)模FPGA),1999年推出可編程模擬器件�1999年收購Vantis(原AMD子公司),成為第三大可編程邏輯器件供�(yīng)��2001�12月收購Agere公司(原Lucent微電子部)的FPGA部門。主要產(chǎn)品有ispLSI2000/5000/8000,MACH4/5�

  �4)ACTEL 反熔絲(一次性燒寫)PLD的領(lǐng)�(dǎo)�,由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度�,所以在軍品和宇航級上有較大�(yōu)勀ALTERA和XILINX則一般不涉足軍品和宇航級市場�

 ?�?)QuicklogicPLD/FPGA公司,以一次性反熔絲工藝為主,在中國地區(qū)銷售量不大�

 ?�?)Lucent 主要特點(diǎn)是有不少用于通訊�(lǐng)域的專用IP核,但PLD/FPGA不是Lucent的主要業(yè)�(wù),在中國地區(qū)使用的人很少�

 ?�?)ATMEL 中小�(guī)模PLD做得不錯(cuò)。ATMEL也做了一些與Altera和Xilinx兼容的片�,但在品�(zhì)上與原廠家還是有一些差距,在高�*性產(chǎn)品中使用較少,多用在低端�(chǎn)品上�

 ?�?)Clear Logic 生產(chǎn)與一些著名PLD/FPGA大公司兼容的芯片,這種芯片可將用戶的設(shè)�(jì)一次性固化,不可編程,批量生�(chǎn)�(shí)的成本較��

 ?�?)WSI 生產(chǎn)PSD(單片機(jī)可編程外圍芯片)�(chǎn)品。這是一種特殊的PLD,如的PSD8xx、PSD9xx集成了PLD、EPROM、Flash,并支持ISP(在線編程),集成度�,主要用于配合單片機(jī)工作�

  PLD(可編程邏輯器件)是一種可以完全替�74系列及GAL、PLA的新型電� ,只要有�(shù)字電路基�(chǔ),會使用�(jì)算機(jī),就可以�(jìn)行PLD的開�(fā)。PLD的在線編程能力和�(qiáng)大的開發(fā)軟件,使工程師可以在幾天,甚至幾分鐘�(nèi)就可完成以往幾周才能完成的工�,并可將�(shù)百萬門的復(fù)雜設(shè)�(jì)集成在一� 芯片�(nèi)。PLD技�(shù)在發(fā)�(dá)國家已成為電子工程師必備的技�(shù)�

  5、其它EDA軟件

 ?�?)VHDL語言 超高速集成電路硬件描述語言(VHSIC Hardware Deseription Languagt,簡稱VHDL),是IEEE的一�(xiàng)�(biāo)�(zhǔn)�(shè)�(jì)語言。它源于美國國防部提出的超高速集成電路(Very High Speed Integrated Circuit,簡稱VHSIC)計(jì)劃,是ASIC�(shè)�(jì)和PLD�(shè)�(jì)的一種主要輸入工��

  �2)Veriolg HDL 是Verilog公司推出的硬件描述語言,在ASIC�(shè)�(jì)方面與VHDL語言平分秋色�

 ?�?)其它EDA軟件如專門用于微波電路�(shè)�(jì)和電力載波工�、PCB制作和工藝流程控制等�(lǐng)域的工具,在此就不作介紹��

軟件互相�(zhuǎn)�

  由于EDA軟件眾多,大家不可能對每�(gè)軟件都是很熟悉的,這樣如果有不同的原文件過�,我們要會轉(zhuǎn)換成自己最熟悉的一種來�(jìn)行。以下是我使用的幾種方法,希望大家都提寶貴意�!

  就我所知的主要有以下幾種搭配方法:1、ORCAD和PowerPCB的組�;2、ORCAD和PROTEL;3POWERLOGIC和POWERPCB的組��4、PROTEL自身的組�;還有就是我們從GERBOR文件中提取出一些有用的東西,如邊框,結(jié)�(gòu)��

  其中他們之間的�(zhuǎn)換有的是需要軟件來支持,有的不需要能過的自身文件格式的轉(zhuǎn)換就可以�(shí)�(xiàn)��

  一、PCB之間的轉(zhuǎn)換:

  1、POWERPCB到PRTEL的轉(zhuǎn)�;(PADS2005和PROTEL99SE中實(shí)�(xiàn))

POWERPCB到PRTEL的轉(zhuǎn)換

  這�(gè)�(zhuǎn)換通過軟件自身就可以實(shí)�(xiàn),不需要其它第三方軟件;在POWERPCB�,導(dǎo)出低版本的ASC文件,大概是3.0左右�,然后在PROTEL99SE中導(dǎo)入就可以�,他們之間的�(zhuǎn)換是不要軟件,轉(zhuǎn)換效果是相當(dāng)不錯(cuò)��

  2、PROTEL到POWERPCB的轉(zhuǎn)�

  這�(gè)�(zhuǎn)換是要軟件來�(shí)�(xiàn)�,PADS2005的安裝后就自帶了這�(gè)軟件,所以再此也不詳解了!詳見下圖�

  PCB我主要是在這兩�(gè)之間�(zhuǎn)換。其它的就沒有使用過�!

  �、原理圖之間的轉(zhuǎn)換:

  1、ORCAD到POWERLOGIC,這�(gè)是很簡單�,新版的PADS2005SP3就可以直接打開ORCAD的文件,所以不需要什么軟�,當(dāng)然這是很方便的,效果也是相�(dāng)好的!如果不是PADS2005SP2可以用以下軟件可以轉(zhuǎn)換:

  2、POWERLOGIC到ORCAD,需要第三方軟件,而且是相�(dāng)煩的,而且效果也不是太�!

  就是這�(gè)軟件,操作起�,先要在POWERLOGIC,轉(zhuǎn)化為TXT�(dǎo)出去,而且要版本低,具體的說是POWERLOGIC4�0,這樣才可�。用上面的軟件可以打�,然后轉(zhuǎn)化成原理�,然后就是另存為DSN文件,用ORCAD打開就可以了!(用PADS2005不是SP2,�(zhuǎn)化TXT文件�(zhuǎn)出,注意�(zhuǎn)的時(shí)候要選擇PADS2004這樣就可以了,且生成的文件不能放在桌面上。用PADS2005SP2�(zhuǎn)化不成功!)

系統(tǒng)�(kuò)展思路介紹

  1)本系統(tǒng)基本�(dá)到作為數(shù)字密碼鎖的絕大部分功�,但還有許多不足或需完善的地方。比如說采用3×4的通用�(jī)械鍵盤受到鍵盤數(shù)量的限制,在很大的程度上限制了其功能的擴(kuò)�。若在系�(tǒng)中加入語音提示模塊,在按下按鍵的同時(shí)給出語音提示,開啟或是關(guān)閉密碼鎖的同�(shí)給出語音提示,將會使該系�(tǒng)顯得更加人性化,更加接近成為一�(gè)成熟的產(chǎn)��

  �2)設(shè)�(jì)外圍電路:系�(tǒng)用方波信號源,直流工作電源�

 ?�?)若為畢�(yè)�(shè)�(jì),可要求�(shè)�(jì)�(diào)試程�、外圍電路等,還可要求設(shè)�(jì)制作整�(gè)系統(tǒng),包括PCB的制��

�(shè)�(jì)技巧分析介�

 ?�?)密碼鎖輸入電路KEYB 0ARD.VHD中對各種分頻信號/信號序列的設(shè)�(jì)有獨(dú)到之�。該�(shè)�(jì)�,利用一�(gè)自由�(jì)�(shù)器來�(chǎn)生各種需要的頻率,也就是先建立一�(gè)N位計(jì)�(shù)器,N的大小根�(jù)電路的需求決�。N的值越�,電路可以除頻的次數(shù)就越多,這樣就可以獲得更大的頻率變化,以便提供多種不同頻率的�(shí)鐘信�。若輸入�(shí)鐘為CLK,N位計(jì)�(shù)器的輸出為Q[N-1�0],則Q�0)為CLK�2分頻脈沖信號,Q�1)為CLK�4分頻脈沖信號,Q�2)為CLK�8分頻脈沖信號,……Q(N-1)為CLK�2N分頻脈沖信號;Q�5 DOWNT04)取得的是一�(gè)脈沖波形序列,其值是�00-01-10-11-00-01周期性變化的,其變化頻率為CLK�25分頻,也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號或信號序列�

 ?�?)鍵盤輸入去抖電路的�(shè)�(jì)程序DEBOUNCING.VHD在實(shí)際系�(tǒng)的開�(fā)中有較好的參考價(jià)值�

 ?�?)密碼鎖控制電路CTRL,VHD中對于數(shù)�(jù)的更新及移位方法比較�。程序中使用語句“ACC <=ACC�11 DOWNT0 0)&DATA[_]N”非常簡潔地同時(shí)�(shí)�(xiàn)了ACC中的�4位用DATA[_]N�(jìn)行更新,而高12位用ACC中的原來的低12位左移而來的處��

  �4)在密碼鎖輸入電路等模塊的程序的�(shè)�(jì)和仿真中,為了便于觀察一些中間結(jié)果,在程序中增加了一些觀測輸出點(diǎn)。這一�(shè)�(jì)技巧,對于較大的程序或多�(jìn)程程序的�(shè)�(jì)非常重要。同�(shí)在仿真時(shí),為了便于觀測全局�(jié)�,降低了分頻常數(shù)。同�,在�(jìn)行程序仿真時(shí),對于程序中�(shù)目較大的分頻/�(jì)�(shù)/�(jì)�(shí)常數(shù)的修改是非常必要��

技�(shù)的發(fā)展與�(yīng)�

  1 前言

  人類社會已�(jìn)入到高度�(fā)�(dá)的信息化社會,信息社會的�(fā)展離不開電子�(chǎn)品的�(jìn)�?,F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同�(shí),價(jià)格卻一直呈下降趨勢,而且�(chǎn)品更�?lián)Q代的步伐也越來越快,�(shí)�(xiàn)這種�(jìn)步的主要因素是生�(chǎn)制造技�(shù)和電子設(shè)�(jì)技�(shù)的發(fā)�。前者以微細(xì)加工技�(shù)為代�,目前已�(jìn)展到深亞微米階段,可以在幾平方厘米的芯片上集成數(shù)千萬�(gè)晶體�。后者的核心就是EDA技�(shù),EDA是指以計(jì)算機(jī)為工作平�,融合應(yīng)用電子技�(shù)、計(jì)算機(jī)技�(shù)、智能化技�(shù)成果而研制成的電子CAD通用軟件包,主要能輔助�(jìn)行三方面的設(shè)�(jì)工作:IC設(shè)�(jì),電子電路設(shè)�(jì),PCB�(shè)�(jì)。沒有EDA技�(shù)的支�,想要完成上述超大規(guī)模集成電路的�(shè)�(jì)制造是不可想象�,反過來,生�(chǎn)制造技�(shù)的不斷�(jìn)步又必將對EDA技�(shù)提出新的要求�

 ?。病。牛模良夹g(shù)的發(fā)�

  回顧近30年電子�(shè)�(jì)技�(shù)的發(fā)展歷�,可將EDA技�(shù)分為三�(gè)階段�

  七十年代為CAD階段,人們開始用�(jì)算機(jī)輔助�(jìn)行IC版圖編�、PCB布局布線,取代了手工操作,產(chǎn)生了�(jì)算機(jī)輔助�(shè)�(jì)的概��

  八十年代為CAE階段,與CAD相�,除了純粹的圖形繪制功能�,又增加了電路功能設(shè)�(jì)和結(jié)�(gòu)�(shè)�(jì),并且通過電氣連接�(wǎng)�(luò)表將兩者結(jié)合在一�,實(shí)�(xiàn)了工程設(shè)�(jì),這就是計(jì)算機(jī)輔助工程的概念。CAE的主要功能是:原理圖輸入,邏輯仿�,電路分�,自動布局布線,PCB后分��

  九十年代為ESDA階段,盡管CAD/CAE技�(shù)取得了巨大的成功,但并沒有把人從繁重的設(shè)�(jì)工作中徹底解放出來。在整�(gè)�(shè)�(jì)過程中,自動化和智能化程度還不高,各種EDA軟件界面千差萬別,學(xué)�(xí)使用困難,并且互不兼�,直接影響到�(shè)�(jì)�(huán)節(jié)間的銜接?;谝陨喜蛔?,人們開始追求:貫徹整�(gè)�(shè)�(jì)過程的自動化,這就是ESDA即電子系統(tǒng)�(shè)�(jì)自動��

 ?。场。牛樱模良夹g(shù)的基本特�

  ESDA代表了當(dāng)今電子設(shè)�(jì)技�(shù)的發(fā)展方�,它的基本特征是:設(shè)�(jì)人員按照“自頂向下”的�(shè)�(jì)方法,對整�(gè)系統(tǒng)�(jìn)行方案設(shè)�(jì)和功能劃�,系�(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)�(shí)�(xiàn),然后采用硬件描述語言(HDL)完成系�(tǒng)行為級設(shè)�(jì),通過綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)�(jì)方法被稱為高層次的電子設(shè)�(jì)方法,具體流程參見4.2節(jié)。下面介紹與ESDA基本特征有關(guān)的幾�(gè)概念�

 ?。常薄 白皂斚蛳隆钡脑O(shè)�(jì)方法

  10年前,電子設(shè)�(jì)的基本思路還是選擇�(biāo)�(zhǔn)集成電路“自底向上”(Bottom–Up)的構(gòu)造出一�(gè)新的系統(tǒng),這樣的設(shè)�(jì)方法就如同一磚一瓦建造金字塔,不僅效率低、成本高而且容易出錯(cuò)�

  高層次設(shè)�(jì)給我們提供了一種“自頂向下”(Top–Down)的全新設(shè)�(jì)方法,這種�(shè)�(jì)方法首先從系�(tǒng)�(shè)�(jì)入手,在頂層�(jìn)行功能方框圖的劃分和�(jié)�(gòu)�(shè)�(jì)。在方框圖一級�(jìn)行仿真、糾�(cuò),并用硬件描述語言對高層次的系�(tǒng)行為�(jìn)行描述,在系�(tǒng)一級�(jìn)行驗(yàn)�。然后用綜合�(yōu)化工具生成具體門電路的網(wǎng)表,其對�(yīng)的物理實(shí)�(xiàn)級可以是印刷電路板或?qū)S眉呻�?。由于設(shè)�(jì)的主要仿真和�(diào)試過程是在高層次上完成的,這一方面有利于早期發(fā)�(xiàn)�(jié)�(gòu)�(shè)�(jì)上的�(cuò)�,避免設(shè)�(jì)工作的浪�(fèi),同�(shí)也減少了邏輯功能仿真的工作量,提高了�(shè)�(jì)的一次成功率�

 ?。常病。粒樱桑迷O(shè)�(jì)

  �(xiàn)代電子產(chǎn)品的�(fù)雜度日益加深,一�(gè)電子系統(tǒng)可能由數(shù)萬�(gè)中小�(guī)模集成電路構(gòu)�,這就帶來了體積大、功耗大、可靠性差的問�,解決這一問題的有效方法就是采用ASIC(Applicatio�?。樱穑澹悖椋妫椋�。桑睿簦澹纾颍幔簦澹�。茫椋颍悖酰椋簦螅┬酒M(jìn)行設(shè)�(jì)。ASIC按照設(shè)�(jì)方法的不同可分為:全定制ASIC,半定制ASIC,可編程ASIC(也稱為可編程邏輯器件)�

  �(shè)�(jì)全定制ASIC芯片時(shí),設(shè)�(jì)師要定義芯片上所有晶體管的幾何圖形和工藝�(guī)�,將�(shè)�(jì)�(jié)果交由IC廠家掩膜制造完�。優(yōu)�(diǎn)是:芯片可以獲得的性能,即面積利用率高、速度快、功耗低。缺�(diǎn)是:開發(fā)周期長,�(fèi)用高,只適合大批量產(chǎn)品開�(fā)�

  半定制ASIC芯片的版圖�(shè)�(jì)方法有所不同,分為門陣列�(shè)�(jì)法和�(biāo)�(zhǔn)單元�(shè)�(jì)�,這兩種方法都是約束性的�(shè)�(jì)方法,其主要目的就是簡化�(shè)�(jì),以犧牲芯片性能為代�(jià)來縮短開�(fā)�(shí)間�

  可編程邏輯芯片與上述掩膜ASIC的不同之處在于:�(shè)�(jì)人員完成版圖�(shè)�(jì)�,在�(shí)�(yàn)室內(nèi)就可以燒制出自己的芯�,無須IC廠家的參與,大大縮短了開發(fā)周期�

  可編程邏輯器件自七十年代以來,經(jīng)歷了PA�、GAL、CPL�、FPGA幾�(gè)�(fā)展階段,其中CPLD/FPGA屬高密度可編程邏輯器件,目前集成度已高�(dá)200萬門/片,它將掩膜ASIC集成度高的�(yōu)�(diǎn)和可編程邏輯器件�(shè)�(jì)生產(chǎn)方便的特�(diǎn)�(jié)合在一起,特別適合于樣品研制或小批量產(chǎn)品開�(fā),使�(chǎn)品能以最快的速度上市,而當(dāng)市場�(kuò)大時(shí),它可以很容易的�(zhuǎn)由掩膜ASIC實(shí)�(xiàn),因此開�(fā)�(fēng)�(xiǎn)也大為降��

  上述ASIC芯片,尤其是CPLD/FPGA器�,已成為�(xiàn)代高層次電子�(shè)�(jì)方法的實(shí)�(xiàn)載體�

 ?。常场∮布枋稣Z言

  硬件描述語言(HDL—Hardware Descriptio�?。蹋幔睿纾酰幔纾澹┦且环N用于�(shè)�(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言,它用軟件編程的方式來描述電子系�(tǒng)的邏輯功�、電路結(jié)�(gòu)和連接形式,與傳統(tǒng)的門級描述方式相�,它更適合大�(guī)模系�(tǒng)的設(shè)�(jì)。例如一�(gè)32位的加法�,利用圖形輸入軟件需要輸入500至1000�(gè)門,而利用VHDL語言只需要書寫一行A=B+C即可,而且VHDL語言可讀性強(qiáng),易于修改和�(fā)�(xiàn)�(cuò)�。早期的硬件描述語言,如ABEL–HDL、AHD�,由不同的EDA廠商開發(fā),互不兼�,而且不支持多層次�(shè)�(jì),層次間翻譯工作要由人工完成。為了克服以上不�,1985年美國國防部正式推出了VHDL(Very High?。樱穑澹澹洹。桑谩。龋幔颍洌鳎幔颍�。模澹螅悖颍椋穑簦椋铮睢。蹋幔睿纾酰幔纾澹┱Z言,1987年IEEE采納VHDL為硬件描述語言�(biāo)�(zhǔn)(IEE�?。樱裕模保埃罚�?�

 ?。郑龋模淌且环N全方位的硬件描述語言,包括系�(tǒng)行為�、寄存器傳輸級和邏輯門級多�(gè)�(shè)�(jì)層次,支持結(jié)�(gòu)、數(shù)�(jù)�、行為三種描述形式的混合描述,因此VHDL幾乎覆蓋了以往各種硬件描述語言的功�,整�(gè)自頂向下或自底向上的電路�(shè)�(jì)過程都可以用VHDL來完�。VHDL還具有以下�(yōu)�(diǎn)�

  (1)VHDL的寬范圍描述能力使它成為高層次�(shè)�(jì)的核�,將�(shè)�(jì)人員的工作重心提高到了系�(tǒng)功能的實(shí)�(xiàn)與調(diào)�,而化較少的精力于物理�(shí)�(xiàn)�

  (2)VHDL可以用簡潔明確的代碼描述來�(jìn)行復(fù)雜控制邏輯的�(shè)�(jì),靈活且方便,而且也便于設(shè)�(jì)�(jié)果的交流、保存和重用�

 ?。ǎ常郑龋模痰脑O(shè)�(jì)不依賴于特定的器�,方便了工藝的轉(zhuǎn)��

 ?。ǎ矗郑龋模淌且粋�(gè)�(biāo)�(zhǔn)語言,為眾多的EDA廠商支持,因此移植性好�

  3.4 系統(tǒng)框架�(jié)�(gòu)

 ?。牛模料到y(tǒng)框架�(jié)�(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)�,目前主要的EDA系�(tǒng)都建立了框架�(jié)�(gòu),如Cadence公司的Design Framewor�,Mentor公司的Falcon?。疲颍幔恚澹鳎铮颍耄疫@些框架結(jié)�(gòu)都遵守國際CFI組織(CAD?。疲颍幔恚澹鳎铮颍搿。桑睿椋簦椋幔簦椋觯澹┲贫ǖ慕y(tǒng)一技�(shù)�(biāo)�(zhǔn)。Framework能將來自不同EDA廠商的工具軟件�(jìn)行優(yōu)化組�,集成在一�(gè)易于管理的統(tǒng)一的環(huán)境之�,而且還支持任�(wù)之間、設(shè)�(jì)師之間以及整�(gè)�(chǎn)品開�(fā)過程中信息的傳輸與共享,是并行工程和Top–Down設(shè)�(jì)方法的實(shí)�(xiàn)基礎(chǔ)�

  �?。牛模良夹g(shù)的基本設(shè)�(jì)方法

  EDA技�(shù)的每一次�(jìn)�,都引起了設(shè)�(jì)層次上的一�(gè)飛躍,可以用圖1說明

EDA技術(shù)設(shè)計(jì)層次的變化

  圖1?。牛模良夹g(shù)�(shè)�(jì)層次的變�

  物理級設(shè)�(jì)主要指IC版圖設(shè)�(jì),一般由半導(dǎo)體廠家完成,對電子工程師沒有太大的意�,因此本文重�(diǎn)介紹電路級設(shè)�(jì)和系�(tǒng)級設(shè)�(jì)�

 ?。矗薄‰娐芳壴O(shè)�(jì)

  電路級設(shè)�(jì)工作流程如圖2所示,電子工程師接受系�(tǒng)�(shè)�(jì)任務(wù)�,首先確定設(shè)�(jì)方案,同�(shí)要選擇能�(shí)�(xiàn)該方案的合適元器�,然后根�(jù)具體的元器件�(shè)�(jì)電路原理�。接著�(jìn)行次仿真,包括數(shù)字電路的邏輯模擬、故障分析,模擬電路的交直流分析、瞬�(tài)分析。系�(tǒng)在�(jìn)行仿真時(shí),必須要有元件模型庫的支�,計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗(yàn)�(shè)�(jì)方案在功能方面的正確��

  仿真通過�,根�(jù)原理圖產(chǎn)生的電氣連接�(wǎng)�(luò)表�(jìn)行PCB板的自動布局布線。在制作PCB板之前還可以�(jìn)行后分析,包括熱分析、噪聲及竄擾分析、電磁兼容分�、可靠性分析等,并且可以將分析后的�(jié)果參�(shù)反標(biāo)回電路圖,�(jìn)行第二次仿真,也稱為后仿�,這一次仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性�

  由此可見,電路級的EDA技�(shù)使電子工程師在實(shí)際的電子系統(tǒng)�(chǎn)生前,就可以全面的了解系�(tǒng)的功能特性核物理特�,從而將開發(fā)�(fēng)�(xiǎn)消滅在設(shè)�(jì)階段,縮短了開發(fā)�(shí)間,降低了開�(fā)成本�

電路級設(shè)計(jì)工作流程

  圖2 電路級設(shè)�(jì)工作流程

系統(tǒng)級設(shè)計(jì)工作流程

  圖3 系統(tǒng)級設(shè)�(jì)工作流程

  4.2 系統(tǒng)級設(shè)�(jì)

  �(jìn)入90年代以�,電子信息類�(chǎn)品的開發(fā)明顯出現(xiàn)兩�(gè)特點(diǎn):一是產(chǎn)品的�(fù)雜程度加�;二是產(chǎn)品的上市�(shí)限緊迫,然而電路級�(shè)�(jì)本質(zhì)上是基于門級描述的單層次設(shè)�(jì),設(shè)�(jì)的所有工作(包括�(shè)�(jì)輸入,仿真和分析,設(shè)�(jì)修改等)都是在基本邏輯門這一層次上�(jìn)行的,顯然這種�(shè)�(jì)方法不能適應(yīng)新的形勢,為此引入了一種高層次的電子設(shè)�(jì)方法,也稱為系統(tǒng)級的�(shè)�(jì)方法�

  高層次設(shè)�(jì)是一種“概念驅(qū)動式”設(shè)�(jì),設(shè)�(jì)人員無須通過門級原理圖描述電路,而是針對�(shè)�(jì)目標(biāo)�(jìn)行功能描�,由于擺脫了電路�(xì)節(jié)的束�,設(shè)�(jì)人員可以把精力集中于�(chuàng)造性的方案與概念構(gòu)思上,一旦這些概念�(gòu)思以高層次描述的形式輸入�(jì)算機(jī)�,EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整�(gè)�(shè)�(jì)。這樣,新的概念得以迅速有效的成為�(chǎn)品,大大縮短了產(chǎn)品的研制周期。不僅如此,高層次設(shè)�(jì)只是定義系統(tǒng)的行為特性,可以不涉及實(shí)�(xiàn)工藝,在廠家綜合庫的支持下,利用綜合�(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝�(yōu)化的�(wǎng)�,工藝轉(zhuǎn)化變得輕松容�。具體的�(shè)�(jì)流程見圖��

  高層次設(shè)�(jì)步驟如下�

  步:

  按照“自頂向下”的�(shè)�(jì)方法�(jìn)行系�(tǒng)劃分�

  第二步:

  輸入VHDL代碼,這是高層次設(shè)�(jì)中最為普遍的輸入方式。此�,還可以采用圖形輸入方式(框�,狀�(tài)圖等�,這種輸入方式具有直觀、容易理解的�(yōu)�(diǎn)�

  第三步:

  將以上的�(shè)�(jì)輸入編譯成標(biāo)�(zhǔn)的VHDL文件。對于大型設(shè)�(jì),還要�(jìn)行代碼級的功能仿真,主要是檢�(yàn)系統(tǒng)功能�(shè)�(jì)的正確�,因?yàn)閷τ诖笮驮O(shè)�(jì),綜�、適配要花費(fèi)�(shù)小時(shí),在綜合前對源代碼仿�,就可以大大減少�(shè)�(jì)重復(fù)的次�(shù)和時(shí)間,一般情況下,可略去這一仿真步驟�

  第四步:

  利用綜合器對VHDL源代碼�(jìn)行綜合優(yōu)化處�,生成門級描述的�(wǎng)表文�,這是將高層次描述�(zhuǎn)化硬件電路的�(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一�(chǎn)品系列�(jìn)行的,所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完�。綜合后,可利用�(chǎn)生的�(wǎng)表文件�(jìn)行適配前的時(shí)序仿�,仿真過程不涉及具體器件的硬件特�,是較為粗略�,一般設(shè)�(jì),這一仿真步驟也可略去�

  第五步:

  利用適配器將綜合后的�(wǎng)表文件針對某一具體的目�(biāo)器件�(jìn)行邏輯映射操�,包括底層器件配置、邏輯分�、邏輯優(yōu)�、布局布線。適配完成后,產(chǎn)生多�(xiàng)�(shè)�(jì)�(jié)果:①適配報(bào)�,包括芯片內(nèi)部資源利用情�,設(shè)�(jì)的布爾方程描述情況等;②適配后的仿真模型;③器件編程文件。根�(jù)適配后的仿真模型,可以�(jìn)行適配后的時(shí)序仿�,因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性(如時(shí)延特性),所以仿真結(jié)果能比較精確的預(yù)期未來芯片的�(shí)際性能。如果仿真結(jié)果達(dá)不到�(shè)�(jì)要求,就需要修改VHDL源代碼或選擇不同速度品質(zhì)的器�,直至滿足設(shè)�(jì)要求�

  第六步:

  將適配器�(chǎn)生的器件編程文件通過編程器或下載電纜載入到目�(biāo)芯片FPGA或CPLD中。如果是大批量產(chǎn)品開�(fā),通過更換相應(yīng)的廠家綜合庫,可以很容易�(zhuǎn)由ASIC形式實(shí)�(xiàn)�

  5. �(jié)束語

 ?。牛模良夹g(shù)是電子設(shè)�(jì)�(lǐng)域的一場革�,目前正處于高速發(fā)展階�,每年都有新的EDA工具問世,然�,我國EDA技�(shù)的應(yīng)用水平長期落后于�(fā)�(dá)國家。因此,廣大電子工程人員要盡早掌握這一先�(jìn)技�(shù),這不僅是提高�(shè)�(jì)效率的需�,更是我國電子工�(yè)在世界市場上生存、竟?fàn)幣c�(fā)展的需要�

維庫電子�,電子知�,一查百��

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