異或門電路即,�2�(gè)輸入端�1�(gè)輸出�。當(dāng)2�(gè)輸入端中只有一�(gè)是高電平�(shí),輸出則為高電平;當(dāng)輸入端都是低電平或都是高電平�(shí),輸出才是低電平�
“異或”XOR 函數(shù)�(dāng)有奇�(shù)�(gè)輸入變量為真�(shí),輸出為��
�(dāng)輸入X�0,Y�0 �(shí) 輸出S�
�(dāng)輸入X�0,Y�1 �(shí) 輸出S�
0代表� 1代表�
異或�(yùn)算及異或門由邏輯非、邏輯與和邏輯或可以�(shí)�(xiàn)異或邏輯�(yùn)�,即 。式中� ”為異或邏輯�(yùn)算符�(hào),讀為“異或�。實(shí)�(xiàn)異或�(yùn)算的門電路是異或門,異或門的真值表如表1.13所�,其邏輯符號(hào)如圖1.11所示�
二輸入異或邏輯的�(yùn)算規(guī)則是:若兩�(gè)輸入變量的邏輯值相�,則它們的異或值為�0��
若兩�(gè)輸入變量的邏輯值不相同,則它們的異或值為�1�。簡(jiǎn)言�,“相同則0,相異則1��
1、電路結(jié)�(gòu)是兩寄存器中間夾著組合邏�,這樣可以剔除組合邏輯的毛刺。但是仔�(xì)想一想覺得有�(diǎn)可�,可能有�(shí)鐘恰好采到毛刺的情況嗎?在現(xiàn)�(shí)中都是按照時(shí)鐘來給出�(shù)�(jù)�,經(jīng)過組合電路后有了組合電路的延�,可能使得寄存器的建立保持時(shí)間不�,產(chǎn)生亞�(wěn)�(tài)問題嗎?
例如,時(shí)鐘控制的兩�(gè)輸入通過異或門后結(jié)果再被觸�(fā)器鎖�,鎖存器的時(shí)鐘同輸入的時(shí)鐘�
2、對(duì)上面例子中的情況異或門�(chǎn)生的毛刺�(yīng)該采取什么辦法清除?