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納米mosfet
閱讀�2799�(shí)間:2020-10-10 17:46:41

國內(nèi)外科研人員經(jīng)過大量的研究,已經(jīng)提出了許多新型結(jié)�(gòu)�MOSFET器件。新型器件結(jié)�(gòu)主要�:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)柵M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鰭型�晶體管FinFET,及Tri-Material-Gate (TMG) MOSFET��

背景介紹

小尺寸CMOS器件的研究與�(jìn)�
目前被廣泛研究并用于CMOS工藝的主要有兩種器件�(jié)�(gòu):體硅MOSFET�501MOSFET。體硅MOSFET是傳�(tǒng)的CMOS器件,隨著尺寸的縮�,�(duì)體硅MOSFET采取了一系列改�(jìn),如提高溝道摻雜濃�、減薄柵氧化層厚度、降低源/漏結(jié)深等�
體硅MOSFET相對(duì)比較容易生產(chǎn),所以它仍然是幾乎所有基于CMOS工藝的產(chǎn)品的�(biāo)�(zhǔn)�(jié)�(gòu)。為了獲得小尺寸的溝道長�,有文�(xiàn)提出了復(fù)雜的超冠狀(SuPerhalo)摻雜分布,�/漏結(jié)附近雜質(zhì)濃度梯度非常�,這樣就可以屏蔽來自漏電極電場�(duì)溝道近源端的影響,即漏致勢壘下降效�(yīng)(DIBL)。由于溝道長度在柵的物理長度L。附近變�,如果溝道長度太短,兩�(gè)halo區(qū)域就�(huì)融和到一�,使得溝道區(qū)�(shí)際摻雜濃度更�,布的基礎(chǔ)上再加上一層底板這樣�(huì)阻止閉值電壓減�。在冠狀(halo)摻雜�(groundplane),那么體結(jié)�(gòu)MOsFET�25nm尺寸。低于這�(gè)長度,體結(jié)�(gòu)器件就會(huì)面臨�(yán)重的泄漏電流,可以縮小這是�?yàn)楦邼舛鹊墓跔顡诫s�(dǎo)致了�/漏與襯底間PN�(jié)中存在非常高的內(nèi)建電�??梢?溝道�(nèi)摻雜濃度的提高會(huì)�(dǎo)致載流子遷移率的退化、源/漏結(jié)電容的增加以及源/漏結(jié)泄漏電流的提�。同�(shí),隨著柵介�(zhì)的減�,Si/Si久界面下的溝道電勢就能被柵很好地控制,但是泄漏電流�(chǎn)生的主要地方卻遠(yuǎn)離這�(gè)界面。抑制這種泄漏電流�(chǎn)生的一種方法就是盡可能地減少不被柵有效控制的溝道組成部�,如除去溝道底部的硅層。這樣,超薄體單柵MOSFET和超薄體雙柵MOSFET兩種�(jié)�(gòu)被提出來,它�?cè)试S器件可以突破工業(yè)路標(biāo)的預(yù)言�(jìn)一步縮小其特征尺寸。這兩種結(jié)�(gòu)的MOSFET與對(duì)�(yīng)的體硅MOSFET最明顯的區(qū)別在于遠(yuǎn)離柵電極控制的源漏之間的電流通道被消�,所以柵電壓可以有效地控制整�(gè)溝道�(nèi)的電勢分�,而不需要增加溝道摻雜濃度和柵電�。由于源/漏結(jié)深受限于薄體厚度,所以超淺源/漏結(jié)的形成就不再是一�(gè)技�(shù)難題�。這樣,縮小體硅MOSFET所面臨的許多挑�(zhàn)通過采用薄體晶體管結(jié)�(gòu)而被解決� 
薄體SOI MOSFETS可以很好地抑制短溝道效應(yīng),但同�(shí)由于硅層的減薄引入了大的寄生電阻,這�(gè)問題類似如體硅器件中超淺�(jié)和低串聯(lián)電阻的一�(duì)矛盾。解決這對(duì)矛盾的一種方法是提升�/漏結(jié)�(gòu),采用提升的多晶硅�、漏區(qū)�(jié)�(gòu),可以有效的減小薄體源、漏區(qū)的串�(lián)電阻。另�,為減小薄體源/漏區(qū)的串�(lián)電阻還采取了�(duì)�/漏區(qū)�(jìn)行金屬硅�、在�/漏區(qū)有選擇地淀積鍺或硅鍺成�,等工藝步��
國際技�(shù)路標(biāo)工TRS�(yù)言,�35nm技�(shù)�(shí)代作為柵介質(zhì)的氧化層有效厚度 (EOT)�0.5�0.6nm(大約2�(gè)5102分子層厚�),文獻(xiàn)[7〕報(bào)�35二柵長MoSFET有效氧化層厚度為0.7nm,而文�(xiàn)宣稱3Onm柵長MOSFET有效氧化層厚度為0.snm。但�,由于柵極隧穿電流的限�,氧化層減薄的極限厚度�(rèn)為是Znln。為減弱柵極隧穿電流,其中有一種方案就是采用比Siq介電常數(shù)更高的材料作為柵介質(zhì)。根�(jù)最新的2003工TRS,70nm技�(shù)�(shí)代就需要高k材料,它將主要�(yīng)用于要求柵極漏電流很小的低功耗器件。高性能器件的應(yīng)用也需要這些材料,高性能器件要求具有很薄的等效二氧化硅厚�(EOT)。HfO是很有應(yīng)用前景的高k材料,HfO的使用可以阻止電介質(zhì)越變?cè)�?以致漏電流大得無法接受的趨勢。但�,�?yàn)镠fO具有閩值電壓漂移和電子遷移率退化的問題,所以未能成功解決問題。當(dāng)HfO與半�(dǎo)體工藝相�(jié)合時(shí),它可能會(huì)�(jīng)歷結(jié)�(gòu)變化過程� 
從理論上�,有很多金屬和過渡金屬氧化物、氮化物、硅化物都可以用作金屬柵,但是在實(shí)際應(yīng)用中可以供選擇的金屬受到了一些制�。采用一種金屬柵,利用�(diào)整金屬柵功函�(shù)的方法來�(diào)整NMOS/PMOS器件的閩值電壓具有極大的�(yōu)越�。目前人�?cè)谡{(diào)整金屬柵功函�(shù)的研究中具有代表性的大概有三�:其一是淀積兩種金�,利用其相互擴(kuò)散以�(diào)整柵淀積的功函�(shù);其二是淀積一種金�,通過向其中�(jìn)行離子注入以�(diào)整其功函�(shù);第三種就是將柵多晶硅完全�(zhuǎn)變成硅化物金屬柵。由于Ni/Co形成硅化物的溫度比較�,所以這種方法和high�(shù)柵介�(zhì)一起使用特別具有吸引力,同時(shí)與超薄體器件的抬升源漏工藝完全兼�,這種技�(shù)通過多晶硅柵離子注入來調(diào)整硅化物金屬柵的功函�(shù)。據(jù)�(bào)道將high一K納米柵介�(zhì)和金屬柵電極同時(shí)用于晶體管可以顯著地抑制柵漏電流和提高工作速度� 
隨著工藝技�(shù)和材料技�(shù)的快速發(fā)�,碳納米管場效�(yīng)管是又一�(gè)有發(fā)展前景的納米器件。碳納米管是一種新型的自組裝納米材�,由于其獨(dú)特的�(jié)�(gòu)和眾多奇特物理力�(xué)性能,自九十年代初一�(jīng)�(fā)�(xiàn)即受到物理、化�(xué)、材料學(xué)界以及許多高新技�(shù)�(chǎn)�(yè)部門的極大重�。碳納米管場效應(yīng)�,在概念上可認(rèn)為是將石墨薄片沿著某一特定方向卷成一�(gè)試管,它可以是平面或共軸幾何形狀。與硅晶體管相比,碳納米管場效�(yīng)管因?yàn)�?dú)特的材料特性使其具有更�(yōu)的小尺寸性能,所以它能夠允許載流子在大距離范圍內(nèi)不經(jīng)歷任何散�,按彈道模式輸�(yùn)� 
納米尺度的CMOS面臨的挑�(zhàn)
幾十年來,CMOSIC一直遵循摩爾定律不斷發(fā)�,通過縮小器件尺寸,不斷提高集成�。近幾年己有很多文章�(bào)道了小于I00nm的MOS器件的研究和制作。從目前的發(fā)展預(yù)�,�21世紀(jì)的前十年,CMOS器件的特征尺寸將從幾百納米縮小到幾十納米。研究�(jìn)入納米尺寸的CMOS器件面臨的技�(shù)挑戰(zhàn)和物理問題已成為�(dāng)前迫切而重要的研究課題�
載流子的輸運(yùn)特�
隨著半導(dǎo)體工藝技�(shù)的發(fā)�,器件最小特征尺寸已減小到亞微米甚至深亞微米量級(jí)。亞微米半導(dǎo)體器件由于存在各種小尺寸效應(yīng),如漂移速度過沖效應(yīng)等非局域性或非穩(wěn)定性效�(yīng),因此需要考慮載流子輸�(yùn)中的能量和動(dòng)量過�。漂移擴(kuò)散模型只是玻爾茲曼方程的2階量的近�,忽略了很多重要的物理效應(yīng),比如自加熱效�(yīng),非穩(wěn)�(tài)輸運(yùn),等等。盡管這些效應(yīng)在大尺寸低功率器件中還不是很明顯,但是隨著器件尺寸的縮小與某些場合需要的高功�,這些效應(yīng)逐漸顯現(xiàn)出來,這樣原來�(duì)微米�(jí)半導(dǎo)體器件所建立的經(jīng)典模型如漂移�(kuò)散模型已�(jīng)不再適用?;诹黧w�(dòng)力學(xué)能量輸運(yùn)模型采用玻爾茲曼方程�3階量的近�,與漂移擴(kuò)散模型相�,HD模型包含了更多的物理效應(yīng)。能量輸�(yùn)模型考慮了熱載流子效�(yīng)以及速度過沖效應(yīng),但是它忽略了�(dòng)能的可傳遞�,所以能量輸�(yùn)模型不能將溝道起始處載流子的速度限定在熱�(yùn)�(dòng)速度范圍之內(nèi),因而該模型通常�(duì)納米MOSFET的導(dǎo)通電流預(yù)測過��

概述

新型納米MOSFET器件的發(fā)展現(xiàn)狀
一般而言,通過縮小器件的尺寸可以改善器件的特�,提商集成電路的集成度。但隨著器件尺寸的不斷減�,傳統(tǒng)的Metal-Oxide-Semiconductor Field-Effect-Transistor(MOSFET)金屬-氧化�-半導(dǎo)體晶體管存在著諸多不�,如MOSFET尺寸的不斷縮小會(huì)不可避免的產(chǎn)生嚴(yán)重的Short-Charmel Effects�(SCEs)fe溝道效應(yīng),Drain Induced Barrier Lowering (DIBL)漏致勢降低效�(yīng),Hot Carrier Effects (HCEs)熱載流子效應(yīng)�,從而導(dǎo)致MOSFET器件的柵及對(duì)溝道的控制能力減�,MOSFET器件的性能受到制約。因�,為了更好的提高M(jìn)OSFET器件的驅(qū)�(dòng)能力,有效地抑制短溝道效應(yīng),減小亞閾值擺幅Subthreshold Swing(SS),且使得MOSFET器件能夠更好的滿足未來集成電路發(fā)展的需�,研究人員主要從以下四�(gè)方面,來優(yōu)化和提升MOSFET器件的性能� 
1、柵/柵介�(zhì)工程
依據(jù)MOSFET器件等比例縮小的方法,柵氧化屆厚度�(yīng)隨著MOSFET器件溝長的減小而等比例縮小。就芯片的工藝制造技�(shù)而言,目前能實(shí)�(xiàn)柵氧化層厚度為].5納米甚至1納米。但�,�(dāng)柵氧化層的厚度比較小�(shí),溝道載流子可能會(huì)�(fā)生柵氧化層隨�,從而使得柵極泄漏電流增大。因�,研究者提出不用二氧化娃作為柵介質(zhì)材料,而是采用high-k材料,在保證等效柵氧化層厚度相同的情況�,大大地減小MOSFET器件的柵極泄漏電流的同時(shí),又能提高柵介�(zhì)�(duì)于強(qiáng)電場的承受能�。另�,多晶娃材料作為柵電極的MOSFET器件,不可避免的存在著多晶桂耗盡效應(yīng)。而采用金屬材料作為柵電極,則可以克服多晶娃作為柵電極的不足。目�,常用的方法是將金屬柵電極和high-k柵介�(zhì)材料�(lián)合使用乂來提高M(jìn)OSFET器件的速度以及減小柵泄漏電流�2006�,采用high-k柵介�(zhì)材料和金屬柵極的晶體�,英特爾公司在45納米制造工藝上解決MOSFET器件柵極泄漏電流和源�、漏極之間泄漏電流的問題� 
2、溝道工�
�(duì)于常�(guī)�(jié)�(gòu)的MOSFET器件而言,其溝道的有效摻雜濃度�(huì)隨著器件溝長的減小而增�。當(dāng)溝長減小�100納米�(shí),有效摻雜濃度將高�(dá)到lOiScnT3,這可能會(huì)�(yán)重退化反型層載流子的遷移�,從而影響到器件的驅(qū)�(dòng)電流。為�,研究人員提出從溝道工程入手來解決這�(gè)問題。溝道工程主要有兩�(gè)方面:縱向溝道�(shè)�(jì)和橫向溝道設(shè)�(jì)。縱向溝道設(shè)�(jì)釆用的是逆向摻雜分布的方�,即讓器件的摻雜濃度分布具有溝道表面摻雜濃度低、體�(nèi)摻雜濃度高的特征,從而使得MOSFET器件在不影響載流子遷移率的同�(shí),又能有效抑制如閾值電壓改變量效應(yīng)、器件穿通效�(yīng)等SCEs。橫向溝道設(shè)�(jì)主要包括柵交疊輕摻雜�,HALO摻雜�,來有效地抑制熱載流子效應(yīng)以及改善MOSFET器件的閾值電壓特��
.3、源/漏工�
MOSFET器件隨著溝道長度的不斷減�,源極和漏極之間的距離越來越小,漏端耗盡層寬度隨著漏極電壓的增大而不斷向溝道方向展寬,極端情況是源端耗盡層和漏端耗盡層連接在一�,從而發(fā)生穿通效�(yīng)。當(dāng)源端和漏端發(fā)生穿通效�(yīng)�,泄漏電流�(huì)急劇增大,從而使得MOSFET器件的柵電極�(duì)溝道失去控制。另�,MOSFET器件漏端的強(qiáng)電場,�(huì)引起熱載流子效應(yīng),降低MOSFET器件的可靠�。為�,希望MOSFET器件源漏區(qū)的結(jié)深越淺越�。實(shí)�(yàn)表明,超淺�(jié)深的MOSFET能有效的抑制SCEs,DIBL效應(yīng)及HCI效應(yīng)。當(dāng)�,將MOSFET器件的源漏區(qū)的PN�(jié),用肖特基接觸來代�,也能有效降低MOSFET器件的SCEs� 
4、新型結(jié)�(gòu)MOSFET器件
新型�(jié)�(gòu)MOSFET器件的研究也同樣受到了眾多研究人員的�(guān)注。國�(nèi)外科研人員經(jīng)過大量的研究,已經(jīng)提出了許多新型結(jié)�(gòu)的MOSFET器件。新型器件結(jié)�(gòu)主要�:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)柵M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鰭型柵晶體管FinFET,及Tri-Material-Gate (TMG) MOSFET�。這些新型�(jié)�(gòu)的器�,既增�(qiáng)了柵極對(duì)溝道的控制能�,又有效地抑制器件的短溝道效應(yīng),且有利于減小柵長和工作電壓� 
�(dāng)傳統(tǒng)的MOSFET器件尺寸縮小�50nm技�(shù)節(jié)�(diǎn)�(shí),要求通過材料與結(jié)�(gòu)革新以克服限制尺寸�(jìn)一步縮小的基本物理障礙。這些基本物理問題包括:載流子通過薄柵的量子隧�;載流子從MOSFET的源到漏、從漏到體的量子隧穿;控制MOSFET溝道和源漏區(qū)的摻雜以獲得較高的開--�(guān)�(tài)電流比;限定的亞閾斜�� 
器件的驅(qū)�(dòng)電流
理想情況下MOS的驅(qū)�(dòng)電流是由反型層溝道電阻決定的。在CE理論下溝道電阻隨著器件特征尺寸和外加電壓按比例下降應(yīng)保持不變,但是�(shí)際情況是VgS下降的速度比較�,所以溝道電阻下降了。在�(shí)際的器件中影響器件驅(qū)�(dòng)電流的還有源漏區(qū)串聯(lián)電阻,主要包括柵和源漏覆蓋區(qū)的積累層電阻,�(cè)墻下源漏區(qū)的擴(kuò)展電�,以及硅化物一硅之間的接觸電阻,這些電阻并不具有按比例縮小的特�,成為限制器件�(qū)�(dòng)電流提高的主要因�。盡管人們采用自�(duì)�(zhǔn)硅化物工�、抬升的源漏、減薄側(cè)墻的寬度等工�。但是這些改善是有限的,總的來看人們對(duì)串聯(lián)電阻的不斷增加并沒有很好的解決方�,源漏區(qū)串聯(lián)電阻將成為阻礙器件驅(qū)�(dòng)電流提升的重要制約因素�

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