VHDL�(yǔ)言是由美國(guó)�(guó)防部� 20 世紀(jì) 80 年代初為�(shí)�(xiàn)其高�集成電路�(jì)� (very high speed integrated circuit——VHSIC)而提出的一� HDL——VHDL(高速集成電路硬件描� �(yǔ)言)。目的是為了給數(shù)字電路的描述與模擬提供一�(gè)基本的標(biāo)�(zhǔn)。VHDL�(yǔ)言作為硬件行為描述型語(yǔ)言,如今已�(jīng)廣泛被應(yīng)用到FPGA/CPLD和ASIC中的�(shè)�(jì)�
�(yán)格地講,VHDL是一種用來描述數(shù)字邏輯系�(tǒng)的“編程語(yǔ)言”。它通過�(duì)硬件行為的直接描述來�(shí)�(xiàn)�(duì)硬件的物理實(shí)�(xiàn),代表了�(dāng)今硬件設(shè)�(jì)的發(fā)展方向。VHDL是為了滿足邏輯設(shè)�(jì)過程中的各種需求而設(shè)�(jì)�� ,它是可以用來描述邏輯設(shè)�(jì)的結(jié)�(gòu),比如邏輯設(shè)�(jì)中有多少�(gè)子邏�,而這些子邏輯又是如何連接�。除此之外,VHDL并不十分�(guān)心一�(gè)具體邏輯依靠何種方式�(shí)�(xiàn),而是把開�(fā)者的精力集中到邏輯所�(shí)�(xiàn)的功能上� 第二,VHDL采用類似�(yǔ)言的語(yǔ)句格式完成對(duì)硬件行為的描�,具備更�(qiáng)的模塊化能力,并擁有良好的可讀性以及程序的移植�。另外,VHDL淡化狀�(tài)�(jī),與或表�(dá)式等早一代硬件描述語(yǔ)言中的元素,用更類似于�(yǔ)言的表�(dá)式取�。這些也是為什么把VHDL稱為“編程語(yǔ)言”的原因� 第三,VHDL給出邏輯的模擬與�(diào)試為�(shè)�(jì)工作提供了的空間。VHDL�(diào)試的過程是相�(dāng)靈活的:一方面可以使用傳統(tǒng)的調(diào)試方法,比如適用傳統(tǒng)的波形激�(lì)或編寫測(cè)試向�;另一方面,可以使用一些VHDL原碼�(diào)試器,這類�(diào)試器可以大大加快VHDL程序�(diào)試的速度,因?yàn)樗梢韵裾{(diào)試軟件一樣單步跟蹤調(diào)試每一條語(yǔ)�,并且可以設(shè)置斷�(diǎn),觀察內(nèi)部變量等。這些功能是傳�(tǒng)的調(diào)試仿真方法所不具備的。這種�(diào)試器比較著名的有Aldec的Active-HDL。擁有高效率的生成代�,能夠節(jié)省大量的資源。甚至不必編寫任何測(cè)試向量便可以�(jìn)行源代碼�(jí)的調(diào)試。而且,設(shè)�(jì)者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣而不需做任何實(shí)際的電路�(shí)�(yàn)� 鑒于VHDL具有以上諸多�(yōu)�(diǎn),只要開�(fā)者具備一定的�(yǔ)言程序�(shè)�(jì)基礎(chǔ),擁有Pascal、C等計(jì)算機(jī)�(yǔ)言的基�(chǔ),同�(shí)又了解一些基本數(shù)字電路的�(shè)�(jì)方法,在此基�(chǔ)上來�(xué)�(xí)VHDL程序�(shè)�(jì)�(yīng)該是比較容易�,可以輕松地掌握VHDL使硬件工作軟件化?,F(xiàn)代電子系�(tǒng)�(shè)�(jì)人員�(yīng)該把VHDL�(yǔ)言作為一種基�(chǔ)知識(shí)來學(xué)�(xí),并要求能夠熟練地使用EDA的設(shè)�(jì)工具�
VHDL�(yǔ)言目前主要是對(duì)�(shù)字電路設(shè)�(jì)的描�,對(duì)模擬電路的設(shè)�(jì)尚不能很好地表達(dá)。VHDL�(yǔ)言在編程時(shí)要更加規(guī)范,程序�(jié)�(gòu)要適合整�(gè)系統(tǒng)的硬件結(jié)�(gòu),要符合各模塊的信號(hào)�(shí)序關(guān)系,以及�(shù)�(jù)流的走向。VHDL�(yǔ)言的設(shè)�(jì)格式更是面向具體的硬件對(duì)象的�(yǔ)言,因此任何獨(dú)立于硬件�(shí)體的程序�(shè)�(jì)是沒有意義的?,F(xiàn)在EDA�(shè)�(jì)代替了傳�(tǒng)的手工設(shè)�(jì),都是以FPGA、CPLD、EPLD等可編程器件作為系統(tǒng)中硬件的載體,大部分是以VHDL作為�(shè)�(jì)�(yǔ)言,并針對(duì)所使用的芯片來選擇不同公司的軟件在�(jì)算機(jī)上�(jìn)行設(shè)�(jì)、綜�。這種用程序設(shè)�(jì)完成的硬件結(jié)�(gòu)可裝載到�(duì)�(yīng)的可編程器件�,�(jìn)行仿真、模�、驗(yàn)�。VHDL的語(yǔ)言特點(diǎn)主要有:
?�?)更加類似軟件上的語(yǔ)言,具備更�(qiáng)的模塊化能力并擁有良好的可讀性以及程序的移植��
?�?)淡化狀�(tài)�(jī),與或表�(dá)式等早一代硬件描述語(yǔ)言中的元素,用更類似于�(yǔ)言的表�(dá)式取代;
?�?)擁有高效率的生成代碼,能夠節(jié)省大量的資源�
一�(gè)VHDL程序�5�(gè)部分組成,包括實(shí)體(ENTITY�、結(jié)�(gòu)體(architecture�、配置(coxnfiguration�、包(package)和�(kù)(library�。實(shí)體和�(jié)�(gòu)體兩大部分組成程序設(shè)�(jì)的最基本單元。圖2.2表示的是一�(gè)VHDL程序的基本組�。配置是用來從庫(kù)中選擇所需要的單元來組成該系統(tǒng)�(shè)�(jì)的不同規(guī)格的不同版本,VHDL和Verilog HDL已成為IEEE的標(biāo)�(zhǔn)�(yǔ)言,使用IEEE提供的版�。包是存放每�(gè)�(shè)�(jì)模塊都能共享的設(shè)�(jì)類型、常�(shù)和子程序的集合體。庫(kù)是用來存放已編譯的實(shí)�、結(jié)�(gòu)�、包和配�。在�(shè)�(jì)中可以使用ASIC芯片制造商提供的庫(kù),也可以使用由用戶生成的IP�(kù)�
維庫(kù)電子�,電子知�(shí),一查百��
已收錄詞�166730�(gè)