VlSI,即超大規(guī)�集成電路,指幾毫米見方的硅片上集成上萬至百�晶體�、線寬在1微米以下的集成電�。由�晶體�與連線一次完成,故制作幾�(gè)至上百萬晶體管的工時(shí)和費(fèi)用是等同�。大量生�(chǎn)�(shí),硬件費(fèi)用幾乎可不計(jì),而取決于�(shè)�(jì)�(fèi)�。國(guó)際上硅片面積已增至厘米見方,管數(shù)�(dá)十億�(gè)而線寬為0�1微米�
VlSI�70年代后期研制成功的,主要用于制造存�(chǔ)器和微處理機(jī)�64k位隨�(jī)存取存儲(chǔ)器是代超大規(guī)模集成電路,大約包含15萬�(gè)元件,線寬為3微米。目前超大規(guī)模集成電路的集成度已�(dá)�600萬�(gè)晶體管,線寬�(dá)�0.3微米。用超大�(guī)模集成電路制造的電子�(shè)備,體積�、重量輕、功耗低、可靠性高。利用超大規(guī)模集成電路技�(shù)可以將一�(gè)電子分系�(tǒng)乃至整�(gè)電子系統(tǒng)“集成”在一塊芯片上,完成信息采�、處�、存�(chǔ)等多種功�。例如,可以將整�(gè)386微處理機(jī)電路集成在一塊芯片上,集成度�(dá)250萬�(gè)晶體�。超大規(guī)模集成電路研制成�,是微電子技�(shù)的一次飛�,大大推�(dòng)了電子技�(shù)的�(jìn)�,從而帶�(dòng)了軍事技�(shù)和民用技�(shù)的發(fā)�。超大規(guī)模集成電路已成為衡量一�(gè)�(guó)家科�(xué)技�(shù)和工�(yè)�(fā)展水平的重要�(biāo)志。也是世界主要工�(yè)�(guó)�,特別是美國(guó)和日本競(jìng)�(zhēng)最激烈的一�(gè)�(lǐng)域。超大規(guī)模集成電路將繼續(xù)得到�(fā)��
a) 指數(shù)上升的芯片時(shí)鐘頻率對(duì)芯片�(cè)試的影響�
研究表明,全速測(cè)試遠(yuǎn)比在較慢的時(shí)鐘頻率下�(jìn)行的�(cè)試有效得�。對(duì)于高速電路,全速測(cè)試或者基于時(shí)延故障模型的�(cè)�,將越來越重�。顯�,要�(shí)施全速測(cè)�,ATE必須能夠以不低于被測(cè)電路的時(shí)鐘頻率工�。然而,高速的ATE非常昂貴。根�(jù)2000年的�(shù)�(jù),一�(gè)能以1GHz的頻率施加測(cè)試激�(lì)的ATE,每增加一�(gè)�(cè)試管腳其�(jià)格就上升3000美元。因此,用這樣的測(cè)試儀�(jìn)行高速測(cè)試的�(fèi)用也很高。于�,半�(dǎo)體工�(yè)面臨兩�(gè)矛盾的問�。一方面,世界上大多�(shù)廠家的測(cè)試能力仍然只允許�(jìn)�100MHz左右的時(shí)鐘頻率測(cè)�;另一方面,許多需要測(cè)試的芯片的時(shí)鐘頻率已�(jīng)�(dá)到或超過�1GHz�
此外,在GHz的時(shí)鐘頻率下,線的電感開始活躍起�,電磁干擾(Electromagnetic Interference,簡(jiǎn)稱EMI)測(cè)試是高速芯片對(duì)�(cè)試的另一�(gè)需�。需要定義考慮電磁作用的、包括軟�(cuò)誤模型(soft error model)在�(nèi)的新的故障模型以及測(cè)試方��
b) 不斷增加的晶體管密度�(duì)芯片�(cè)試的影響�
VLSI芯片晶體管的特征尺寸大約以每�10.5%的速度縮小,導(dǎo)致晶體管的密度大約以每年22.1%的速度增加。由于芯片I/O管腳的物理特性必須維持在宏觀�(jí)別上,以確保芯片的連接和電路板的制�;而硅片的特征尺寸已經(jīng)迅速地從微米級(jí)升級(jí)到納米級(jí)。換句話�,芯片I/O和板�(jí)接口的規(guī)模升�(jí)與內(nèi)部電路不一�,導(dǎo)致了晶體管數(shù)與管腳數(shù)的比值飛速增�(zhǎng)。使得從芯片的管腳來控制芯片�(nèi)部的晶體管變得越來越困難,這種有限的訪問內(nèi)部晶體管的能力給芯片�(cè)試帶來了極大的復(fù)雜度�
晶體管密度的增加也帶來了單位面積功耗的增加。首�,芯片設(shè)�(jì)�(shí)就要考慮功耗的�(yàn)證測(cè)�;其�,施加測(cè)試時(shí)必須小心�(diào)整測(cè)試向量,避免過大的測(cè)試功耗將芯片燒壞�,可能需要降低晶體管的閾值電壓來減少功�,隨之帶來的漏電流的增加�(huì)使得IDDQ�(cè)試的有效性降��
c) 模擬和數(shù)字設(shè)備集成到一�(gè)芯片上對(duì)�(cè)試的影響�
通過將模擬和�(shù)字設(shè)備集成到一�(gè)芯片�,提高了系統(tǒng)的性能,但也帶來了片上混合信號(hào)電路�(cè)試的新課�。SOC�(duì)�(cè)試的影響主要體現(xiàn)在下面幾�(gè)方面�
i. 需要了解和分析穿過工藝邊界(數(shù)字和模擬之間、光和射頻電路之間等)的工藝過程變化(process variation)和制造引起的缺陷�
ii. 需要研究SOC的高層抽象模�,以獲得可以接受的模擬速度和模擬精�。需要在非常高的抽象層次捕獲模擬電磁效應(yīng)�
iii. 系統(tǒng)芯片上互連線將成為影響芯片延遲性能的主要成�?;ミB線延遲比邏輯門的延遲更重要,并且將日益變得越來越重要�
iv. 需要研究數(shù)�、模擬、微電機(jī)(Micro-Electromechanical,簡(jiǎn)稱MEM)和光學(xué)系統(tǒng)的有效行為模��
v. 需要發(fā)明針�(duì)光學(xué)、化�(xué)和微電機(jī)系統(tǒng)故障的新的診斷技�(shù)�
vi. 由于SOC采取混合工藝,需要有�(yù)言穿過工藝邊界的熱�(yīng)力和�(jī)械應(yīng)力的能力�
人們需要新的測(cè)試激�(lì)�(chǎn)生算�,為SOC組件�(chǎn)生低成本高覆蓋率的數(shù)字和模擬�(cè)試激�(lì)和波彀簡(jiǎn)單的故障模型,即目前的固定型故障模型已經(jīng)�(yuǎn)不能覆蓋�(xiàn)�(shí)的物理缺陷,必須輔助以時(shí)延故障模�、IDDQ提升的電流故障模型以及其他各種不同的模型,實(shí)施多樣化的測(cè)�。SOC�(shè)�(jì)面臨�(kuò)展的DFT和BIST、性能�(yàn)�、調(diào)試和早期芯片原型通過DFT和BIST的診斷。為降低�(cè)試成本所做的各種努力將持�(xù)成為SOC�(cè)試的重要課題�
在工程應(yīng)用中可靠性技�(shù)貫穿于VLSI需求分析、產(chǎn)品設(shè)�(jì)、制造工�、試�(yàn)檢測(cè)以及�(yīng)用全過程的各�(gè)階段和方面,軍事電子和航天技�(shù)的發(fā)展對(duì)VLSI提出了越來越高的可靠性要�,推�(dòng)了VLSI可靠性技�(shù)的不斷發(fā)�。由于技�(shù)的發(fā)展和需求的推動(dòng),VLSI可靠性保證已從過去主要通過可靠性試�(yàn)和篩選來控制最終產(chǎn)品的可靠�,逐步�(zhuǎn)向加�(qiáng)工藝過程控制、加�(qiáng)可靠性設(shè)�(jì)與功能設(shè)�(jì)的協(xié)�,在考慮工藝能力和功能設(shè)�(jì)的同�(shí),針�(duì)主要失效�(jī)理提出對(duì)策措�,并�(duì)VLSI在全壽命周期中以及特定環(huán)境條件下的可靠性指�(biāo)及其成本�(jìn)行綜合權(quán)衡,�(jù)此在電路�(shè)�(jì)、結(jié)�(gòu)�(shè)�(jì)和版圖布局、材料選�、工藝流程和參數(shù)選擇、工藝過程控�、設(shè)�(jì)�(yàn)證與過程�(píng)�(jià)、產(chǎn)品的可靠性試�(yàn)�(píng)�(jià)與篩選等�(huán)節(jié)引入適當(dāng)?shù)目煽啃约夹g(shù),使�(chǎn)品的可靠性水平得到保證和提高。VLSI可靠性技�(shù)包含了可靠性設(shè)�(jì)與模擬、可靠性試�(yàn)與評(píng)�(jià)、工藝過程質(zhì)量控�、失效機(jī)理與模型研究以及失效分析技�(shù)等五�(gè)主要的技�(shù)方向,隨著可靠性物理研究的不斷深入,VLSI可靠性技�(shù)呈現(xiàn)出模型化、定量化、綜合化的發(fā)展趨�(shì)�
由于VLSI集成度一直遵循“摩爾定律”以�18�(gè)月翻一番的速度急劇增加,目前一�(gè)芯片上集成的電路元件�(shù)早已超過一�(gè)�,這種�(fā)展趨�(shì)正在使VLSI在電子設(shè)備中扮演的角色從器件芯片�(zhuǎn)�?yōu)橄到y(tǒng)芯片(SOC);與此同�(shí),深亞微米的VLSI工藝特征尺寸已達(dá)�0.18 μm以下,在特征尺寸不斷縮小、集成度和芯片面積以及實(shí)際功耗不斷增加的情況�,物理極限的逼近使影響VLSI可靠性的各種失效�(jī)理效�(yīng)敏感度增�(qiáng),設(shè)�(jì)和工藝中需要考慮和權(quán)衡的因素大大增加,剩余可靠性容限趨于消�,從而使VLSI可靠性的保證和提高面臨巨大的挑戰(zhàn)。因此,�(guó)際上針對(duì)深亞微米/超深亞微米VLSI主要失效�(jī)理的可靠性研究一直在不斷深入,新的失效分析技�(shù)和設(shè)備不斷出�(xiàn),世界上的集成電路制造廠商都建立了自己的VLSI�(zhì)量與可靠性保證系�(tǒng),并且把針對(duì)VLSI主要失效�(jī)理的晶片�(jí)和封裝級(jí)可靠性評(píng)�(jià)�(cè)試結(jié)�(gòu)的開�(fā)和應(yīng)用納入其�(zhì)量保證計(jì)�,可靠性模擬在可靠性設(shè)�(jì)與評(píng)估中的應(yīng)用也日益增多。在�(jìn)一步完善晶片級(jí)可靠�(WLR)、統(tǒng)�(jì)過程控制(SPC)和面向可靠性的�(shí)�(yàn)�(shè)�(jì)方法(DOE)等可靠性技�(shù)的同�(shí),國(guó)際上�90年代提出了內(nèi)建可靠�(BIR)的新概念,把相關(guān)的各種可靠性技�(shù)有目�(biāo)�、定量地綜合�(yùn)用于VLSI的研�(fā)和生�(chǎn)過程,從技�(shù)和管理上�(gòu)建VLSI�(zhì)量與可靠性的保證體系,以滿足用戶�(duì)降低VLSI失效�、提高其可靠性水平的越來越高的要��
在我�(guó),VLSI可靠性技�(shù)�(jīng)過近兩�(gè)五年�(jì)劃的研究和實(shí)�,發(fā)展與�(yīng)用已�(jīng)上了一�(gè)新臺(tái)階。在VLSI工藝可靠性評(píng)�(jià)與保證技�(shù)方面,建立了面向�(guó)�(nèi)重點(diǎn)集成電路研究的生�(chǎn)線的晶片�(jí)可靠性技�(shù)WLR,包括工藝質(zhì)量評(píng)�(jià)PCM技�(shù)、可靠性評(píng)�(jià)REM技�(shù)和工藝質(zhì)量控制SPC技�(shù),為集成電路制造階段工藝質(zhì)量控制和可靠性保證提供了必要的方法和手段,為考核工藝線質(zhì)量和可靠性能力水平提供了定量依據(jù);在VLSI可靠性設(shè)�(jì)、模擬與分析技�(shù)方面,針�(duì)�(dāng)前VLSI�(shè)�(jì)階段的可靠性問題開展了針對(duì)主要失效�(jī)理的可靠性設(shè)�(jì)技�(shù)研究,自行開�(fā)了集成電路可靠性綜合模擬器ISRIC,建立并逐步完善了以電子束測(cè)試、光�(fā)射故障診�、電子微探針分析和IDDQ�(cè)試為核心的綜合失效定位技�(shù),并�(shí)施和�(yàn)證了這些技�(shù)的有效�,達(dá)到了工程�(shí)用化的要�。這些技�(shù)�90年代尤其是近幾年�(guó)外普遍采用的可靠性評(píng)�(jià)方法和技�(shù)相一�,具有技�(shù)先�(jìn)和實(shí)用性強(qiáng)的特�(diǎn),在�(guó)�(nèi)幾條典型的集成電路生�(chǎn)線和多�(gè)電路�(chǎn)品中�(yīng)�,對(duì)�(wěn)定工藝和提高工藝成品�,實(shí)�(xiàn)批次性工藝可靠性評(píng)�(jià)和工藝可靠性一致性監(jiān)�(cè),保證集成電路工藝平�(tái)及電路產(chǎn)品的可靠性發(fā)揮了重要的作�。我�(guó)VLSI可靠性技�(shù)的發(fā)展具有以下特�(diǎn)�
(1)通過失效模式和失效機(jī)理分�,揭示導(dǎo)致失效和影響可靠性的�(nèi)在根本原因,有針�(duì)性地�(jìn)行可靠性設(shè)�(jì)—失效分析—信息反饋—設(shè)�(jì)改�(jìn),形成循�(huán),以這樣的技�(shù)途徑促�(jìn)VLSI固有可靠性水平提��
(2)緊跟�(guó)際上先�(jìn)的VLSI可靠性技�(shù)�(fā)展趨�(shì),如WLR技�(shù)、可靠性模擬技�(shù)、先�(jìn)的失效分析技�(shù)�,并�(jìn)行了深入研究和工程應(yīng)��
(3)由于我國(guó)VLSI可靠性技�(shù)�(yīng)用的工藝平臺(tái)與國(guó)外有差距,因此目前我們研究和解決的重�(diǎn)是微米/亞微米器件的可靠性問�,而國(guó)際上可靠性研究的�(duì)象則是超深亞微米器件的可靠性問��?
(4)我國(guó)VLSI可靠性技�(shù)面向工程�(yīng)�,實(shí)用性強(qiáng)。以PCM、REM和SPC為核心的工藝可靠性評(píng)�(jià)與保證技�(shù)已經(jīng)被采用,并取得成��
未來十年將是�(guó)�(nèi)VLSI�(chǎn)�(yè)和技�(shù)大發(fā)展的十年,將建成多�(gè)微電子產(chǎn)�(yè)基地,形成以0.25 μm以下VLSI加工技�(shù)為核心的�(shè)�(jì)、制�、測(cè)�、封裝企�(yè)�,并帶動(dòng)全國(guó)范圍的微電子技�(shù)的蓬勃發(fā)�。VLSI可靠性技�(shù)的發(fā)展必需抓住�(shí)�(jī),依托這一�(fā)展趨�(shì),突出重�(diǎn),以�(yīng)用促�(fā)��
?�?)在“十五”期間�(jìn)一步加�(qiáng)�(duì)VLSI可靠性應(yīng)用研究的投入,開展以ASIC、特別是SOC、CPU和DSP等為代表�(chǎn)品的VLSI可靠性設(shè)�(jì)與驗(yàn)證技�(shù)、晶片級(jí)(WLR)的可靠性評(píng)�(jià)與保證技�(shù),F(xiàn)oundry�(biāo)�(zhǔn)工藝線的可靠性參�(shù)建庫(kù)技�(shù),超深亞微米器件失效物理研究,新材料、新器件�(jié)�(gòu)的失效機(jī)理研究,無損檢測(cè)和評(píng)�(jià)篩選新方法研�,以及新的失效分析技�(shù)研究,有效控制各種失效模式,�(shí)�(xiàn)可靠性增�(zhǎng)�
?�?)依托電子元器件可靠性物理及其應(yīng)用技�(shù)�(guó)家重�(diǎn)�(shí)�(yàn)室在微電子器件可靠性研究方面的技�(shù)和設(shè)備條件,通過�(jìn)一步的能力�(kuò)展建�(shè),形成VLSI可靠性評(píng)�(jià)、試�(yàn)、篩�、老化、失效分析等系列化的可靠性技�(shù)支撐體系,為半導(dǎo)體工�(yè)界提供相�(guān)技�(shù)服務(wù)�
?�?)制定和�(shí)施可靠性相�(guān)�(biāo)�(zhǔn)。補(bǔ)充和完善�(xiàn)有國(guó)家標(biāo)�(zhǔn)、國(guó)軍標(biāo)、企�(yè)�(biāo)�(zhǔn)中相�(guān)的可靠性內(nèi)容,建立和完善各類可靠性設(shè)�(jì)、評(píng)�(jià)、試�(yàn)、工藝控制和模擬等行�(yè)�(biāo)�(zhǔn)、規(guī)范與�(shí)施細(xì)�,使VLSI�(shè)�(jì)和工藝過程中可靠性實(shí)施有定量的考核�(biāo)�(zhǔn)與依�(jù),保證工藝成品率和產(chǎn)品的可靠��?
�4)全面推廣應(yīng)用成熟的可靠性技�(shù)是VLSI可靠性保證計(jì)劃實(shí)施的�(guān)�。特別是�(biāo)�(zhǔn)工藝線的工序能力考核和SPC控制技�(shù)、標(biāo)�(zhǔn)工藝的可靠性評(píng)�(jià)技�(shù)、可靠性設(shè)�(jì)與仿真評(píng)�(jià)技�(shù)等應(yīng)在全行業(yè)�(nèi)推廣�(yīng)��