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SoC
閱讀�20662�(shí)間:2010-11-29 11:12:59

  SoC (System on Chip�片上系統(tǒng)) 是采�ASIC(ApplICation Specific Integrated Circuits) �(shè)�(jì)方法�(xué)中的新技�(shù),以嵌入式系�(tǒng)為核心,以IP �(fù)用技�(shù)為基�(chǔ),集軟、硬件于一�,并追求�(chǎn)品系�(tǒng)包容的集成芯�。狹意些理解,可以將它翻譯為“系�(tǒng)集成芯片�,指在一�(gè)芯片上實(shí)�(xiàn)信號(hào)采集、轉(zhuǎn)�、存�(chǔ)、處理和I/O 等功�,包含嵌入軟件及整�(gè)系統(tǒng)的全�?jī)?nèi)容;廣義些理�,可以將它翻譯為“系�(tǒng)芯片集成”,指一種芯片設(shè)�(jì)技�(shù),可以實(shí)�(xiàn)從確定系�(tǒng)功能�(kāi)始,到軟硬件劃分,并完成�(shè)�(jì)的整�(gè)�(guò)程�

技�(shù)基礎(chǔ)

  SoC 的設(shè)�(jì)基礎(chǔ)是IP(Intellectual Property)復(fù)用技�(shù)。SoC 芯片需要集成一�(gè)�(fù)雜的系統(tǒng),這導(dǎo)致了它具有比較復(fù)雜的�(jié)�(gòu),如果是從頭�(kāi)始完成芯片設(shè)�(jì),顯然將花費(fèi)大量的人力物�。另�,現(xiàn)在電子產(chǎn)品的生命期正在不斷縮�,這要求芯片的�(shè)�(jì)可以在更短的周期�(nèi)完成。為了加快SoC 芯片�(shè)�(jì)的速度,人們將已有的IC 電路以模塊的形式,在SoC 芯片�(shè)�(jì)中調(diào)�,從而簡(jiǎn)化芯片的�(shè)�(jì),縮短設(shè)�(jì)�(shí)�,提高設(shè)�(jì)效率。這些可以被重�(fù)使用的IC 模塊就叫做IP 模塊(或者系�(tǒng)宏單�、芯�、虛擬器件)。IP 模塊是一種預(yù)先設(shè)�(jì)�,已�(jīng)�(guò)�(yàn)證,具有某種確定功能的集成電�、器件或部件。它�3 種不同形式:軟IP �(soft IP core)、固IP �(firm IP core)和硬IP �(hard IP core)�

  1.軟IP

  核軟IP 核主要是基于IP 模塊功能的描�。它在抽象的較高層次上對(duì)IP 的功能�(jìn)行描�,并且已�(jīng)�(guò)行為�(jí)�(shè)�(jì)�(yōu)化和功能�(yàn)�。它通常以HDL 文檔的形式提交給用戶,文檔中一般包括邏輯描述、網(wǎng)�,以及一些可以用于測(cè)試,但不能物理實(shí)�(xiàn)的文�。使用軟IP,用戶可以綜合出正確的門(mén)電路�(jí)�(wǎng)�,�(jìn)行后�(xù)�(jié)�(gòu)�(shè)�(jì),并借助EDA 綜合工具與其他外部邏輯電路結(jié)合成一�,設(shè)�(jì)出需要的器件。雖�,軟IP 的靈活性大,可移植性好,但同硬IP 相比,因?yàn)樗缓腥魏尉唧w的物理信�,所以如果后�(xù)�(shè)�(jì)不當(dāng),很可能�(dǎo)致設(shè)�(jì)失敗。另�,后�(xù)的布局布線工作也將花費(fèi)大量的時(shí)��

  2.硬IP

  核硬IP 核主要是基于IP 模塊物理�(jié)�(gòu)的描�。它提供給用戶的形式是電路物理結(jié)�(gòu)掩模版圖和全套工藝文件,是可以拿�(lái)就用的全套技�(shù)。其�(yōu)�(diǎn)為,完成了全部的前端和后端設(shè)�(jì),已有固定的電路布局局和具體工�,可以確保性能,并縮短SoC 的設(shè)�(jì)�(shí)間。但�?yàn)槠潆娐凡季趾凸に囀枪潭ǖ?,同�(shí)也導(dǎo)致了靈活性較差,難以移植到不同的加工工藝�

  3.固IP

  核固IP 核主要是基于IP 模塊�(jié)�(gòu)的描述,可以理解為介于硬IP 和軟IP 之間的IP �。固IP 一般以門(mén)電路�(jí)�(wǎng)表和�(duì)�(yīng)具體工藝�(wǎng)表的混合形式提交用戶使用。以便用戶根�(jù)需要�(jìn)行修改,使它適合某種可實(shí)�(xiàn)的工藝流�。近年來(lái)電子�(chǎn)品的更新?lián)Q代周期不斷縮�,而系�(tǒng)芯片的復(fù)雜程度卻在增�(zhǎng),為了緩和這一矛盾,SoC �(shè)�(jì)普遍采用基于IP 模塊的設(shè)�(jì)方法。因?yàn)镮P模塊是預(yù)先設(shè)�(jì)好的,并通過(guò)了驗(yàn)證,�(shè)�(jì)者可以把注意力集中于整�(gè)系統(tǒng),而不必考慮各�(gè)模塊的正確性和性能,這除了能縮短SoC 芯片�(shè)�(jì)的時(shí)間外,還能降低設(shè)�(jì)和制造成本,提高可靠�。IP 重用技�(shù)使芯片設(shè)�(jì)從以硬件為中心,逐漸�(zhuǎn)向以軟件為中�,從門(mén)�(jí)的設(shè)�(jì),轉(zhuǎn)向IP 模塊和IP 接口�(jí)的設(shè)�(jì)。構(gòu)建一�(gè)系統(tǒng)是�(gè)�(fù)雜的�(guò)�,實(shí)際應(yīng)用中,設(shè)�(jì)者往往到設(shè)�(jì)的后期才可以明確軟件和硬件要�(shí)�(xiàn)的功�,系�(tǒng)要達(dá)到的性能等具體指�(biāo)。而這些指標(biāo)又實(shí)際決定了該選擇哪�(gè)IP 模塊。當(dāng)然,不是所需要的IP �(nèi)核模塊都可以從市�(chǎng)上買(mǎi)得到,為了壟斷市�(chǎng),一些公司開(kāi)�(fā)出來(lái)的關(guān)鍵IP �(nèi)核模塊是不愿意授�(quán)�(zhuǎn)讓的。像這樣的IP �(nèi)核模塊就只有自己組織力量�(lái)�(kāi)�(fā)了�

技�(shù)特征

  (1)DSM 工藝技�(shù): 盡管這�(gè)課題已經(jīng)提出相當(dāng)�(zhǎng)的時(shí)�, 但是研究的思路和方法仍然在面向� 輯設(shè)�(jì)的思路中徘�.也許布局�(guī)劃或者時(shí)序驅(qū)�(dòng)能夠解決部分�(shí)際的�(wèn)�,� 是隨著工藝的不斷�(jìn)�,�(shuí)也不能保證現(xiàn)在的技�(shù)就能有效.

  (2)IP �(fù)�: 包括 IP 的使用和生成兩�(gè)部分,IP 的使用不等同� ASIC �(shè)�(jì)中單元庫(kù)� 使用, 它所涉及的內(nèi)容覆蓋了集成電路�(shè)�(jì)中很多經(jīng)典的課題, 包括�(cè)�, �(yàn)�, 模擬和低功耗等�.IP 的生成也不是�(jiǎn)單的�(shè)�(jì)抽取和整�,它所涉及的設(shè)�(jì) 思路,�(shí)序的要求和性能的要求需要我們不斷的提高�(shè)�(jì)水平.

  (3)軟硬件協(xié)同設(shè)�(jì): 傳統(tǒng)的集成電路設(shè)�(jì)都是硬件�(shè)�(jì), 少數(shù)的軟件也往往是通過(guò)固化的方法在芯片中實(shí)�(xiàn).但是� SOC �(shè)�(jì)�,不僅要面�(duì)�(fù)雜的邏輯�(shè)�(jì),更要考慮軟件, 特別是那些可以改變芯片功能的外部�(yīng)用軟件的�(shè)�(jì), 盡管軟件的加入增加了� �(tǒng)�(shè)�(jì)的工作量,但是軟件也可以減少系�(tǒng)的代�(jià).如何在軟件和硬件�(shè)�(jì)中取 得平衡是 SOC �(shè)�(jì)中要考慮的一�(gè)很重要的�(wèn)�.

推動(dòng)技�(shù)�(fā)展的要素

  從技�(shù)層面上看,以下幾�(gè)方面推動(dòng)了SoC 技�(shù)的發(fā)展:

  (1) 微電子技�(shù)的不斷創(chuàng)新和�(fā)�,大�(guī)模集成電路的集成度和工藝水平不斷提高,已從亞微米(0.5 �1 微米)�(jìn)入到深亞微米(小于0.5 微米),和超深亞微�(小于0.25 微米)。其特點(diǎn)為:工藝特征尺寸越來(lái)越小、芯片尺寸越�(lái)越大、單片上的晶體管�(shù)越來(lái)越多、時(shí)鐘速度越來(lái)越快、電源電壓越�(lái)越低、布線層�(shù)越來(lái)越多、I/O 引線越來(lái)越多。這使得將包括的微處理�、存�(chǔ)�、DSP和各種接口集成到一塊芯片中成為可能�

  (2) �(jì)算機(jī)性能的大幅度提高,使很多�(fù)雜算法得以實(shí)�(xiàn),為嵌入式系�(tǒng)輔助�(shè)�(jì)提供了物理基�(chǔ)�

  (3) EDA(Electronic Design Automation,采用CAD 技�(shù)�(jìn)行電子系�(tǒng)和專用集成電路設(shè)�(jì))綜合�(kāi)�(fā)工具的自�(dòng)化和智能化程度不斷提�,為嵌入式系�(tǒng)�(shè)�(jì)提供了不同用途和不同�(jí)別的一體化�(kāi)�(fā)集成�(huán)��

  (4) 硬件描述�(yǔ)言HDL(Hardware Description Language)的發(fā)展為電子系統(tǒng)�(shè)�(jì)提供了建立各種硬件模型的工作媒介。目�,比較流行的HDL �(yǔ)言包括已成為IEEE STD1076 �(biāo)�(zhǔn)的VHDL、IEEE STD 1364 �(biāo)�(zhǔn)的Verilog HDL和Altera 公司企業(yè)�(biāo)�(zhǔn)的AHDL 等�

�(yōu)�(diǎn)

  SoC 具有以下幾方面的�(yōu)�(shì)�

  (1) 降低耗電量:隨電子產(chǎn)品向小型�、便攜化�(fā)展,�(duì)其省電需求將大幅提升,由于SoC �(chǎn)品多采用�(nèi)部訊�(hào)的傳輸,可以大幅降低功��

  (2) 減少體積:數(shù)顆IC 整合為一顆SoC 后,可有效縮小電路板上占用的面積,達(dá)到重量輕、體積小的特��

  (3) 豐富系統(tǒng)功能:隨微電子技�(shù)的發(fā)�,在相同的內(nèi)部空間內(nèi),SoC 可整合更多的功能元件和組�,豐富系�(tǒng)功能�

  (4) 提高速度:隨著芯片內(nèi)部信�(hào)傳遞距離的縮�,信�(hào)的傳輸效率將提升,而使�(chǎn)品性能有所提高�

  (5) 節(jié)省成本:理論�,IP 模塊的出�(xiàn)可以減少研發(fā)成本,降低研�(fā)�(shí)�,可適度節(jié)省成本�

�(jié)�(gòu)

  SOC 一般有三�(gè)部分:

  (1)IP �

  (2)�(nèi)嵌存�(chǔ)�

  (3)集成專用的外圍硬�

SoC的結(jié)構(gòu)舉例

與傳�(tǒng)IC技�(shù)的區(qū)�

  (1)�(shè)�(jì)理念與傳�(tǒng) IC 不同:SOC 把系�(tǒng)的處理機(jī)�,模型算法,芯片�(jié)�(gòu) 各層次電路直到器件的�(shè)�(jì)緊密�(jié)�,在一�(gè)單片上完成整�(gè)系統(tǒng)的功�.

  (2)SOC �(shè)�(jì)� IP 核為基礎(chǔ),� HDL 為主要描述手�,借助于先�(jìn)� EDA 工具�(jìn)行設(shè)�(jì)

技�(shù)�(fā)展面臨的挑戰(zhàn)

  (1)電路�(guī)模大: �(shè)�(jì)�(shù)�(jù)管理:整�(gè)�(shè)�(jì)�(tuán)�(duì)都需要同�(shí)共享�(shè)�(jì)�(shù)�(jù),同時(shí)也使得數(shù)�(jù)量呈爆炸性增�(zhǎng)� �(shè)�(jì)周期�(zhǎng)使得市場(chǎng)壓力�,設(shè)�(jì)和驗(yàn)證過(guò)程更加困難更加依� EDA 工具

  (2)更小的器件尺寸:采用短溝道設(shè)�(jì)技�(shù)使得器件行為更加�(fù)�,更加容易具有熱電子效應(yīng)和氧化層穿�,更加容易受到溫�,電磁輻射和供電電壓環(huán)境的影響

  (3)高密度集成:采用多層互連技�(shù),高功率消耗和散熱�(wèn)�,芯片內(nèi)部互連線決定了芯片的性能:連線延遲增加和晶體管�(kāi)�(guān)速度提高,器件和連線之間的耦合效應(yīng)不段增長(zhǎng):干擾噪聲,耦合電容增加了連線延遲 (4)SOC 的集成:需要更多的板級(jí)�(shè)�(jì)工程� IP �(fù)用技�(shù),新的設(shè)�(jì)和驗(yàn)證方法學(xué)(比如模擬電路的綜合以及模擬電路的靜態(tài)�(shí)序驗(yàn)�) SOC �(shè)�(jì)更加的復(fù)�(�(xié)同驗(yàn)�,混合信號(hào),虛擬�(yàn)證環(huán)境以� IP �(fù)�)

  (5)低功耗設(shè)�(jì):散熱技�(shù),便攜設(shè)備的低功耗應(yīng)� VDD 降低后的低噪聲容限問(wèn)� MOS 管的�(kāi)啟電壓下降問(wèn)題,更加突出的靜�(tài)漏電流問(wèn)��

  由于供電電壓降低使得器件更容易受外界因素影響

  (6)高頻率設(shè)�(jì):電感影響、連接孔耦合噪聲、消耗功率多、可靠性降�、更�(fù)雜的器件模型,設(shè)�(jì)容限降低,使得數(shù)字信�(hào)看起�(lái)像模擬信�(hào)

  (7)新的工藝和設(shè)�(jì)技�(shù)挑戰(zhàn):各種不同的器件模型、新的設(shè)�(jì)和驗(yàn)證方法學(xué)、需要處理前端和后端物理�(shè)�(jì)

  (8)IP �(fù)用技�(shù):需要集成更多的 IP 工藝變化的時(shí)候需要重新定� IP 的特� SOC �(shè)�(jì)者對(duì) IP 了解甚少,調(diào)試和�(yōu)� IP 核困�

  (9)�(yàn)證:由于 SOC �(shè)�(jì)中的多樣性使得驗(yàn)證更加困�(�(shù)字驗(yàn)�,模擬�(yàn)�,混合 信號(hào)�(yàn)�,存儲(chǔ)器驗(yàn)�,�(shí)�,功耗和信號(hào)完整性驗(yàn)�,后端版圖電路仿真) 可測(cè)性設(shè)�(jì)技�(shù)

  (10)封裝挑戰(zhàn):端口數(shù)目更多的封裝技�(shù),粘接線變長(zhǎng)將影響成品性能�

維庫(kù)電子�,電子知�(shí),一查百��

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