超大�(guī)�集成電路—Very Large Scale Integration,簡稱VLSI,指幾毫米見方的硅片上集成上萬至百萬晶體�、線寬在1微米以下的集成電�。VLSI及其相關(guān)技�(shù)作為軍民兩用前沿技�(shù),具有普遍的影響和作�,對國防建設(shè)、社會經(jīng)濟和科學(xué)技�(shù)水平的發(fā)展起著巨大的推動作用�
超大�(guī)模集成電路是70年代后期研制成功�,主要用于制造存儲器和微處理��64k位隨機存取存儲器是代超大�(guī)模集成電路,大約包含15萬個元�,線寬為3微米。目前超大規(guī)模集成電路的集成度已達到600萬個晶體管,線寬達�0.3微米。用超大�(guī)模集成電路制造的電子�(shè)�,體積小、重量輕、功耗低、可靠性高。利用超大規(guī)模集成電路技�(shù)可以將一個電子分系統(tǒng)乃至整個電子系�(tǒng)“集成”在一塊芯片上,完成信息采�、處理、存儲等多種功能。例如,可以將整�386微處理機電路集成在一塊芯片上,集成度�250萬個晶體管。超大規(guī)模集成電路研制成�,是微電子技�(shù)的一次飛�,大大推動了電子技�(shù)的進步,從而帶動了軍事技�(shù)和民用技�(shù)的發(fā)�。超大規(guī)模集成電路已成為衡量一個國家科�(xué)技�(shù)和工�(yè)�(fā)展水平的重要�(biāo)志。也是世界主要工�(yè)國家,特別是美國和日本競爭最激烈的一個領(lǐng)�。超大規(guī)模集成電路將繼續(xù)得到�(fā)��
在工程應(yīng)用中可靠性技�(shù)貫穿于VLSI需求分析、產(chǎn)品設(shè)�、制造工藝、試驗檢測以及應(yīng)用全過程的各個階段和方面,軍事電子和航天技�(shù)的發(fā)展對VLSI提出了越來越高的可靠性要�,推動了VLSI可靠性技�(shù)的不斷發(fā)�。由于技�(shù)的發(fā)展和需求的推動,VLSI可靠性保證已從過去主要通過可靠性試驗和篩選來控制最終產(chǎn)品的可靠�,逐步�(zhuǎn)向加強工藝過程控制、加強可靠性設(shè)計與功能�(shè)計的�(xié)�,在考慮工藝能力和功能設(shè)計的同時,針對主要失效機理提出對策措�,并對VLSI在全壽命周期中以及特定環(huán)境條件下的可靠性指�(biāo)及其成本進行綜合�(quán)�,據(jù)此在電路�(shè)計、結(jié)�(gòu)�(shè)計和版圖布局、材料選擇、工藝流程和參數(shù)選擇、工藝過程控�、設(shè)計驗證與過程評價、產(chǎn)品的可靠性試驗評價與篩選等環(huán)節(jié)引入適當(dāng)?shù)目煽啃约夹g(shù),使�(chǎn)品的可靠性水平得到保證和提高。VLSI可靠性技�(shù)包含了可靠性設(shè)計與模擬、可靠性試驗與評價、工藝過程質(zhì)量控�、失效機理與模型研究以及失效分析技�(shù)等五個主要的技�(shù)方向,隨著可靠性物理研究的不斷深入,VLSI可靠性技�(shù)呈現(xiàn)出模型化、定量化、綜合化的發(fā)展趨��
由于VLSI集成度一直遵循“摩爾定律”以�18個月翻一番的速度急劇增加,目前一個芯片上集成的電路元件數(shù)早已超過一個億,這種�(fā)展趨勢正在使VLSI在電子設(shè)備中扮演的角色從器件芯片�(zhuǎn)�?yōu)橄到y(tǒng)芯片(SOC);與此同�,深亞微米的VLSI工藝特征尺寸已達�0.18 μm以下,在特征尺寸不斷縮小、集成度和芯片面積以及實際功耗不斷增加的情況下,物理極限的逼近使影響VLSI可靠性的各種失效機理效應(yīng)敏感度增�,設(shè)計和工藝中需要考慮和權(quán)衡的因素大大增加,剩余可靠性容限趨于消�,從而使VLSI可靠性的保證和提高面臨巨大的挑戰(zhàn)。因�,國際上針對深亞微米/超深亞微米VLSI主要失效機理的可靠性研究一直在不斷深入,新的失效分析技�(shù)和設(shè)備不斷出�(xiàn),世界上的集成電路制造廠商都建立了自己的VLSI�(zhì)量與可靠性保證系�(tǒng),并且把針對VLSI主要失效機理的晶片級和封裝級可靠性評價測試結(jié)�(gòu)的開�(fā)和應(yīng)用納入其�(zhì)量保證計劃,可靠性模擬在可靠性設(shè)計與評估中的�(yīng)用也日益增多。在進一步完善晶片級可靠�(WLR)、統(tǒng)計過程控�(SPC)和面向可靠性的實驗�(shè)計方�(DOE)等可靠性技�(shù)的同�,國際上�90年代提出了內(nèi)建可靠�(BIR)的新概念,把相關(guān)的各種可靠性技�(shù)有目�(biāo)�、定量地綜合運用于VLSI的研�(fā)和生�(chǎn)過程,從技�(shù)和管理上�(gòu)建VLSI�(zhì)量與可靠性的保證體系,以滿足用戶對降低VLSI失效率、提高其可靠性水平的越來越高的要��
a) 指數(shù)上升的芯片時鐘頻率對芯片測試的影響�
研究表明,全速測試遠比在較慢的時鐘頻率下進行的測試有效得�。對于高速電路,全速測試或者基于時延故障模型的測試,將越來越重要。顯�,要實施全速測�,ATE必須能夠以不低于被測電路的時鐘頻率工�。然�,高速的ATE非常昂貴。根�(jù)2000年的�(shù)�(jù),一個能�1GHz的頻率施加測試激勵的ATE,每增加一個測試管腳其價格就上�3000美元。因�,用這樣的測試儀進行高速測試的費用也很�。于是,半導(dǎo)體工�(yè)面臨兩個矛盾的問題。一方面,世界上大多�(shù)廠家的測試能力仍然只允許進行100MHz左右的時鐘頻率測�;另一方面,許多需要測試的芯片的時鐘頻率已�(jīng)達到或超過了1GHz�
此外,在GHz的時鐘頻率下,線的電感開始活躍起�,電磁干擾(Electromagnetic Interference,簡稱EMI)測試是高速芯片對測試的另一個需�。需要定義考慮電磁作用�、包括軟錯誤模型(soft error model)在�(nèi)的新的故障模型以及測試方��
b) 不斷增加的晶體管密度對芯片測試的影響�
VLSI芯片晶體管的特征尺寸大約以每�10.5%的速度縮小,導(dǎo)致晶體管的密度大約以每年22.1%的速度增加。由于芯片I/O管腳的物理特性必須維持在宏觀級別�,以確保芯片的連接和電路板的制�;而硅片的特征尺寸已經(jīng)迅速地從微米級升級到納米級。換句話�,芯片I/O和板級接口的�(guī)模升級與�(nèi)部電路不一�,導(dǎo)致了晶體管數(shù)與管腳數(shù)的比值飛速增�。使得從芯片的管腳來控制芯片�(nèi)部的晶體管變得越來越困難,這種有限的訪問內(nèi)部晶體管的能力給芯片測試帶來了極大的�(fù)雜度�
晶體管密度的增加也帶來了單位面積功耗的增加。首�,芯片設(shè)計時就要考慮功耗的驗證測試;其�,施加測試時必須小心�(diào)整測試向�,避免過大的測試功耗將芯片燒壞�,可能需要降低晶體管的閾值電壓來減少功耗,隨之帶來的漏電流的增加會使得IDDQ測試的有效性降��
c) 模擬和數(shù)字設(shè)備集成到一個芯片上對測試的影響�
通過將模擬和�(shù)字設(shè)備集成到一個芯片上,提高了系統(tǒng)的性能,但也帶來了片上混合信號電路測試的新課題。SOC對測試的影響主要體現(xiàn)在下面幾個方面:
i. 需要了解和分析穿過工藝邊界(數(shù)字和模擬之間、光和射頻電路之間等)的工藝過程變化(process variation)和制造引起的缺陷�
ii. 需要研究SOC的高層抽象模�,以獲得可以接受的模擬速度和模擬精度。需要在非常高的抽象層次捕獲模擬電磁效應(yīng)�
iii. 系統(tǒng)芯片上互連線將成為影響芯片延遲性能的主要成�?;ミB線延遲比邏輯門的延遲更重要,并且將日益變得越來越重��
iv. 需要研究數(shù)�、模擬、微電機(Micro-Electromechanical,簡稱MEM)和光學(xué)系統(tǒng)的有效行為模��
v. 需要發(fā)明針對光�(xué)、化�(xué)和微電機系統(tǒng)故障的新的診斷技�(shù)�
vi. 由于SOC采取混合工藝,需要有�(yù)言穿過工藝邊界的熱�(yīng)力和機械�(yīng)力的能力�
人們需要新的測試激勵產(chǎn)生算法,為SOC組件�(chǎn)生低成本高覆蓋率的數(shù)字和模擬測試激勵和波形。簡單的故障模型,即目前的固定型故障模型已經(jīng)遠不能覆蓋現(xiàn)實的物理缺陷,必須輔助以時延故障模型、IDDQ提升的電流故障模型以及其他各種不同的模型,實施多樣化的測試。SOC�(shè)計面臨擴展的DFT和BIST、性能驗證、調(diào)試和早期芯片原型通過DFT和BIST的診斷。為降低測試成本所做的各種努力將持�(xù)成為SOC測試的重要課��
在我�,VLSI可靠性技�(shù)�(jīng)過近兩個五年計劃的研究和實�,發(fā)展與�(yīng)用已�(jīng)上了一個新臺階。在VLSI工藝可靠性評價與保證技�(shù)方面,建立了面向國內(nèi)重點集成電路研究的生�(chǎn)線的晶片級可靠性技�(shù)WLR,包括工藝質(zhì)量評價PCM技�(shù)、可靠性評價REM技�(shù)和工藝質(zhì)量控制SPC技�(shù),為集成電路制造階段工藝質(zhì)量控制和可靠性保證提供了必要的方法和手段,為考核工藝線質(zhì)量和可靠性能力水平提供了定量依據(jù);在VLSI可靠性設(shè)�、模擬與分析技�(shù)方面,針對當(dāng)前VLSI�(shè)計階段的可靠性問題開展了針對主要失效機理的可靠性設(shè)計技�(shù)研究,自行開�(fā)了集成電路可靠性綜合模擬器ISRIC,建立并逐步完善了以電子束測試、光�(fā)射故障診�、電子微探針分析和IDDQ測試為核心的綜合失效定位技�(shù),并實施和驗證了這些技�(shù)的有效�,達到了工程實用化的要求。這些技�(shù)�90年代尤其是近幾年國外普遍采用的可靠性評價方法和技�(shù)相一�,具有技�(shù)先進和實用性強的特點,在國�(nèi)幾條典型的集成電路生�(chǎn)線和多個電路產(chǎn)品中�(yīng)�,對�(wěn)定工藝和提高工藝成品�,實�(xiàn)批次性工藝可靠性評價和工藝可靠性一致性監(jiān)測,保證集成電路工藝平臺及電路產(chǎn)品的可靠性發(fā)揮了重要的作�。我國VLSI可靠性技�(shù)的發(fā)展具有以下特點:
(1)通過失效模式和失效機理分�,揭示導(dǎo)致失效和影響可靠性的�(nèi)在根本原�,有針對性地進行可靠性設(shè)計—失效分析—信息反饋—設(shè)計改�,形成循�(huán),以這樣的技�(shù)途徑促進VLSI固有可靠性水平提��
(2)緊跟國際上先進的VLSI可靠性技�(shù)�(fā)展趨勢,如WLR技�(shù)、可靠性模擬技�(shù)、先進的失效分析技�(shù)�,并進行了深入研究和工程�(yīng)��
(3)由于我國VLSI可靠性技�(shù)�(yīng)用的工藝平臺與國外有差距,因此目前我們研究和解決的重點是微米/亞微米器件的可靠性問�,而國際上可靠性研究的對象則是超深亞微米器件的可靠性問��?
(4)我國VLSI可靠性技�(shù)面向工程�(yīng)�,實用性強。以PCM、REM和SPC為核心的工藝可靠性評價與保證技�(shù)已經(jīng)被采�,并取得成效�
未來十年將是國內(nèi)VLSI�(chǎn)�(yè)和技�(shù)大發(fā)展的十年,將建成多個微電子�(chǎn)�(yè)基地,形成以0.25 μm以下VLSI加工技�(shù)為核心的�(shè)�、制�、測試、封裝企�(yè)群,并帶動全國范圍的微電子技�(shù)的蓬勃發(fā)�。VLSI可靠性技�(shù)的發(fā)展必需抓住時機,依托這一�(fā)展趨�,突出重�,以�(yīng)用促�(fā)展�
?�?)在“十五”期間進一步加強對VLSI可靠性應(yīng)用研究的投入,開展以ASIC、特別是SOC、CPU和DSP等為代表�(chǎn)品的VLSI可靠性設(shè)計與驗證技�(shù)、晶片級(WLR)的可靠性評價與保證技�(shù),F(xiàn)oundry�(biāo)�(zhǔn)工藝線的可靠性參�(shù)建庫技�(shù),超深亞微米器件失效物理研究,新材料、新器件�(jié)�(gòu)的失效機理研�,無損檢測和評價篩選新方法研究,以及新的失效分析技�(shù)研究,有效控制各種失效模�,實�(xiàn)可靠性增��
�2)依托電子元器件可靠性物理及其應(yīng)用技�(shù)國家重點實驗室在微電子器件可靠性研究方面的技�(shù)和設(shè)備條�,通過進一步的能力擴展建設(shè),形成VLSI可靠性評�、試�、篩選、老化、失效分析等系列化的可靠性技�(shù)支撐體系,為半導(dǎo)體工�(yè)界提供相�(guān)技�(shù)服務(wù)�
�3)制定和實施可靠性相�(guān)�(biāo)�(zhǔn)。補充和完善�(xiàn)有國家標(biāo)�(zhǔn)、國軍標(biāo)、企�(yè)�(biāo)�(zhǔn)中相�(guān)的可靠性內(nèi)�,建立和完善各類可靠性設(shè)�、評�、試�、工藝控制和模擬等行�(yè)�(biāo)�(zhǔn)、規(guī)范與實施細則,使VLSI�(shè)計和工藝過程中可靠性實施有定量的考核�(biāo)�(zhǔn)與依�(jù),保證工藝成品率和產(chǎn)品的可靠��?
?�?)全面推廣應(yīng)用成熟的可靠性技�(shù)是VLSI可靠性保證計劃實施的�(guān)�。特別是�(biāo)�(zhǔn)工藝線的工序能力考核和SPC控制技�(shù)、標(biāo)�(zhǔn)工藝的可靠性評價技�(shù)、可靠性設(shè)計與仿真評價技�(shù)等應(yīng)在全行業(yè)�(nèi)推廣�(yīng)��
維庫電子�,電子知識,一查百��
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