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    甯跺��                                       50 Mhz

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    宸ヤ綔婧�搴�(Max)                        85 鈩�

    宸ヤ綔婧�搴�(Min)                         -40 鈩�

    3dB甯跺��                                 50 MHz

    闆绘簮闆诲��                                 2V ~ 5.5V