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系統(tǒng)級芯�
閱讀�8416時間�2010-11-29 11:35:51

  系統(tǒng)級芯片是以電子系�(tǒng)的系�(tǒng)功能為出�(fā)�,把系�(tǒng)模型,處理�(jī)�,芯片 �(jié)�(gòu),各層次電路直至器件的�(shè)計緊密結(jié)合起�,在單芯片上完成整個系�(tǒng)的功�。真正稱得上系統(tǒng)級芯片集�,不只是把功能復(fù)雜的若干個數(shù)�邏輯電路放在同一個芯片上,做成一個完整的單片�(shù)字系�(tǒng),而且在芯片上還應(yīng)包括其它類型的電子功能器�,如模擬器件和專用存貯器,在某些�(yīng)用中,可能還會擴(kuò)大一些,包括射頻器件甚至MEMS�。通常系統(tǒng)級芯片起碼應(yīng)在單片上包括�(shù)字系�(tǒng)和模擬電子器件�

�(fā)展歷�

  20世紀(jì)90年代后期,隨著半�(dǎo)體加工技�(shù)跨人深亞微米時代,可提供晶體管門電路在百萬以上的�(shè)計和加工能力,使系統(tǒng)級芯片的概念有了實現(xiàn)的可��

  作為ASIC(Application Specific IC)�(shè)計方法學(xué)中的新技�(shù),系�(tǒng)級芯片始�20世紀(jì)90年代中期�

  1994年Motorola公司�(fā)布的Flex CoreTM系統(tǒng)(用來制作基于68000TM和PowerPCTM的定制微處理�)�1995年LSI Logic公司為SONY公司�(shè)計的系統(tǒng)級芯�,是基于IP(Intellectual Property)核完成系�(tǒng)級芯片設(shè)計的最早報�。由于系�(tǒng)級芯片可以充分利用已有的�(shè)計積累,顯著地提高ASIC的設(shè)計能�,因此發(fā)展非常迅速�

  �(jìn)�21世紀(jì),標(biāo)志著ASIC�(shè)計時代結(jié)�,嶄新的系統(tǒng)級芯片時代的到來�

  為了適應(yīng)科技�(fā)展和市場競爭的需要,系統(tǒng)�(shè)計者不斷尋求更短的上市時間,更高的性能和更低的成本,所有這些都是推動系統(tǒng)級芯片需求的主要因素。世界系�(tǒng)級芯片市�1998年只�57億美�,而到2003年已�(jīng)�(dá)到了265億美�,市場保�36%的年增長率�

  作為IC�(shè)計技�(shù)和未來市場的走向,系�(tǒng)級芯片也逐漸受到了國�(nèi)IC行業(yè)的重視�

 

特點

  系統(tǒng)級芯片是在單片上實現(xiàn)全電子系�(tǒng)的集�,具有以下幾個特點:

  1、規(guī)模大、結(jié)�(gòu)�(fù)雜�

  �(shù)百萬門乃至上億個元器件�(shè)計規(guī)�,而且電路�(jié)�(gòu)還包括MPU、SRAM、DRAM、EPROM、閃速存貯器、ADC、DAC以及其它模擬和射頻電�。為了縮短投放市場時間,要求�(shè)計起點比普通ASIC�,不能依靠基本邏�、電路單元作為基�(chǔ)單元,而是采用被稱為知識產(chǎn)�(quán)(IP)的更大的部件或模塊。在驗證方法上要采用�(shù)字和模擬電路在一起的混合信號驗證方法。為了對各模塊特別是IP能�(jìn)行有效的測試,必須�(jìn)行可測性設(shè)計�

  2、速度高、時序關(guān)系嚴(yán)��

  高達(dá)�(shù)百兆的系�(tǒng)時鐘頻率以及各模塊內(nèi)和模塊間錯綜�(fù)雜的時序�(guān)�,給�(shè)計帶來了多問�,如時序驗證、低功耗設(shè)計以及信號完整性和電磁干擾、信號串?dāng)_等高頻效�(yīng)�

  3、系�(tǒng)級芯片多采用深亞微米工藝加工技�(shù),在深亞微米時走線延遲和門延遲相比變得不可勿視,并成為主要因素。再加之系統(tǒng)級芯片復(fù)雜的時序�(guān)系,增加了電路中時序匹配的困�。深亞微米工藝的十分小的線間矩和層間距,線間和層間的信號耦合作用增強,再加之十分高的系統(tǒng)工作頻率,電磁干�、信號串?dāng)_�(xiàn)�,給�(shè)計驗證帶來困��

�(shè)計技�(shù)

  1、設(shè)計再利用

  �(shù)百萬門�(guī)模的系統(tǒng)級芯片設(shè)�,不能一切從頭開始,要將�(shè)計建立在較高的層次上。需要更多地采用IP�(fù)用技�(shù),只有這樣,才能較快地完成�(shè)�,保證設(shè)計成�,得到價格低的SOC,滿足市場需��

  �(shè)計再利用是建立在芯核(CORE)基�(chǔ)上的,它是將已經(jīng)驗證的各種超級宏單元模塊電路制成芯核,以便以后的�(shè)計利�。芯核通常分為三種,一種稱為硬核,具有和特定工藝相連系的物理版�,己被投片測試驗�??杀恍略O(shè)計作為特定的功能模塊直接�(diào)�。第二種是軟�,是用硬件描述語言或C語言寫成,用于功能仿真。第三種是固核(firmcore�,是在軟核的基礎(chǔ)上開�(fā)的,是一種可綜合的并帶有布局�(guī)劃的軟核。目前設(shè)計復(fù)用方法在很大程度上要依靠固核,將RTL級描述結(jié)合具體標(biāo)�(zhǔn)單元庫�(jìn)行邏輯綜合優(yōu)化,形成門級網(wǎng)�,再通過布局布線工具最終形成設(shè)計所需的硬�。這種軟的RTL綜合方法提供一些設(shè)計靈活性,可以�(jié)合具體應(yīng)�,適�(dāng)修改描述,并重新驗證,滿足具體應(yīng)用要�。另外隨著工藝技�(shù)的發(fā)�,也可利用新庫重新綜合優(yōu)�。布局布線、重新驗證獲得新工藝條件下的硬核。用這種方法實現(xiàn)�(shè)計再利用和傳�(tǒng)的模塊設(shè)計方法相比其效率可以提高2一3倍,因此�0.35微米工藝以前的設(shè)計再利用多用這種RTL軟核綜合方法實現(xiàn)�

  隨著工藝技�(shù)的發(fā)展,深亞微米(DSM)使系統(tǒng)級芯片更大更�(fù)�。這種綜合方法將遇到新的問�,因為隨著工藝向0�18微米或更小尺寸發(fā)�,需要精確處理的不是門延遲而是互連線延遲。再加之?dāng)?shù)百兆的時鐘頻�,信號間時序�(guān)系十分嚴(yán)�,因此很難用軟的RTL綜合方法�(dá)到設(shè)計再利用的目��

  建立在芯核基�(chǔ)上的系統(tǒng)級芯片設(shè)�,使�(shè)計方法從電路�(shè)計轉(zhuǎn)向系�(tǒng)�(shè)�,設(shè)計重心將從今大的邏輯綜合、門級布局布線、后模擬�(zhuǎn)向系�(tǒng)級模擬,軟硬件聯(lián)合仿�,以及若干個芯核組合在一起的物理�(shè)計。迫使設(shè)計業(yè)向兩極分�,一是轉(zhuǎn)向系�(tǒng),利用IP�(shè)計高性能高復(fù)雜的專用系統(tǒng)。另一方面是設(shè)計DSM下的芯核,步入物理層�(shè)�,使DSM芯核的性能更好并可遇測�

  2、低功耗設(shè)�

  系統(tǒng)級芯片因為百萬門以上的集成度和數(shù)百兆時鐘頻率下工�,將有數(shù)十瓦乃至上百瓦的功�。巨大的功耗給使用封裝以及可靠性方面都帶來問題,回此降低功耗的�(shè)計是系統(tǒng)級芯片設(shè)計的必然要求。設(shè)計中�(yīng)從多方面著手降低芯片功��

 ?�?)在系統(tǒng)�(shè)計方面,降低工作電壓是一方面,但太低工作電壓將影響系�(tǒng)性能。比較成熟的方法是采用空閑(1d1e)模式和低功耗模�,在沒有什么任�(wù)的情況下使系�(tǒng)處于等待狀�(tài)或處于低電壓低時鐘頻率的低功耗模式。采用可編程電源是挾取高性能低功耗的有效方法�

  �2)在電路組態(tài)�(jié)�(gòu)方面盡可能少采用傳統(tǒng)的互補式電路�(jié)�(gòu)� 因為互補電路�(jié)�(gòu)每個門輸入端具有一對P� NM0S�,形成較大的容性負(fù)�,CMOS電路工作時對�(fù)載電容開�(guān)充放電功耗占整個功耗的百分之七十以�,因此深亞微米的電路�(jié)�(gòu)組態(tài)多選擇低�(fù)載電容的電路�(jié)�(gòu)組態(tài),如開關(guān)邏輯,Domino邏輯以及NP邏輯,使速度和功耗得到較好的�(yōu)��

 ?�?)低功耗的邏輯�(shè)�,一個數(shù)百兆頻率的工作的系統(tǒng)不可能處處都是幾百兆頻率工作,對于電路中那些速度不高或驅(qū)動能力不大的部位可采用低功耗的門,以降低系統(tǒng)功耗。因此在邏輯綜合時就將低功耗優(yōu)化設(shè)計加�(jìn)�,在滿足電路工作速度的前題下,盡可能用低功耗的單元電路�

 ?�?)采用低功耗電路設(shè)計技�(shù)� MOS輸出電路幾乎都采用一對互補的P� NMOS�,在開關(guān)過程�,在瞬間存在兩個器件同時通導(dǎo),造成很大功耗,對系�(tǒng)級芯片引出腿�,電路頻率高,這一�(xiàn)象更存嚴(yán)�,回此在電路�(shè)計時�(yīng)盡可能避免這一問題出現(xiàn)以降低功耗�

  3、可測性設(shè)計技�(shù)

  系統(tǒng)級芯片是將芯核和用戶自己定義的邏輯(UDL一起集�,芯核深埋在芯片�,芯核不能事先測�。只能在系統(tǒng)級芯片被制造出來后作為系統(tǒng)級芯片的一部份和芯片同時測�。因此對系統(tǒng)級芯片測試存在許多困�,首先是芯核是別人的,選用芯核的�(shè)計者不一定對芯核十分了解,不具備對芯核的測試知識和能力。再加之芯核深埋在芯片之中,不能用測試單個獨立芯核的方法去處理集成后的芯核測�。只能通過某種電路模塊的接入將芯核和外圍測試資源接�,常用的方法有以下幾種:

 ?�?)并行直接接入技�(shù),它是將芯核的I/O端直接接至芯片的引出端,或者通過多路選擇器實�(xiàn)芯核I/O端和芯片引出端公�。對芯片�(nèi)箝入芯核比較少的芯片或有豐富引出端可利用的芯片往往用這種方法。并行直接接入的�(yōu)點是可直接不利用獨立芯核的測試方法測試片上箝入的芯核�

 ?�?)串行掃描鏈接入�,本方法是在芯核四周�(shè)置掃描鏈,使芯核的所有I/O都能間接的不時)圍接�。通過掃描鏈,可以將測試圖形傳至測試點,也可以將測試響�(yīng)�(jié)果傳�。邊界掃描技�(shù)就是一種特定的接入方法。串行掃描方法的�(yōu)點是節(jié)約引出端��

  �3)接入功能測試機(jī)�(gòu),這種方法是在芯核周圍接入邏輯模塊以產(chǎn)生或傳播測試圖形。片上自測試是其中一�,在片上接入測試資源,實�(xiàn)對特定芯核的測試。自測試降低了外圍接入模塊的�(fù)雜�,只需簡單的測試接�,絕大多�(shù)存貯器測試可用此方法,將自測試邏輯和存貯器芯核設(shè)計在一起�

  一個完整的系統(tǒng)級芯片測試應(yīng)包括芯核�(nèi)部測�,以保證每個芯核正確無誤。還�(yīng)通過周圍邏輯電路�(jìn)行跨芯核的測�,以及對用戶自定義邏輯電路的測試。芯片設(shè)計時可測性設(shè)計的任務(wù)是將測試裝置和被測系�(tǒng)級電路通過DFT的測試線路連成一個統(tǒng)一的機(jī)�(gòu)� 可將各個芯核的接入路徑和芯片總線相�,也可將需控制和需觀察的測試點接在掃描鏈�。形成一個統(tǒng)一的可為測試裝置控制的整體�

  4、深亞微米SOC的物理綜�

  由于深亞微米時互連線延遲是主要延遲因�,而延遲又取決于物理版�。因此傳�(tǒng)的自上而下的設(shè)計方法只有在完成物理版圖后才知道延遲大小。如果這時才發(fā)�(xiàn)時序錯誤,必須返回前�,修改前端設(shè)計或重新布局,這種從布局布線到重新綜合的重復(fù)�(shè)計可能要�(jìn)行多�,才能達(dá)到時序目�(biāo)。隨著特征尺寸的減少,互連線影響越來越大。傳�(tǒng)的邏輯綜合和布局布線分開的設(shè)計方法已�(jīng)無變得無法滿足設(shè)計要�。必須將邏輯綜合和布局布線更緊密的�(lián)系起�,用物理綜合方法,使�(shè)計人員同時兼顧考慮高層次的功能問題、結(jié)�(gòu)問題和低層次上的布局布線問題。物理綜合過程分為初始規(guī)劃、RTL�(guī)劃和門級規(guī)劃三個階��

  在初始規(guī)劃階�,首先完成初始布局,將RTL模塊安置在芯片上,并完成I/O布局,電源線�(guī)�。根�(jù)電路時序分折和布線擁擠程度的分析,設(shè)計人員可重新劃分電路模塊。通過頂層布線,�(jìn)行模塊間的布線。并提取寄生參數(shù),生成精確線�(wǎng)模型,確定各個RTL模塊的時序約�,形成綜合約��

  RTL�(guī)劃階段是對RTL模塊�(jìn)行更精確的面積和時序的估�。通過RTL估算器快速生存門級網(wǎng)�,再�(jìn)行快速布局獲得RTL模塊的更精確描述。并基于這種描述對布局頂層布線、管腳位置�(jìn)行精�(xì)�(diào)�。獲得每一RTL模塊的線�(fù)載模型和精確的各模塊的綜合約束�

  門級規(guī)劃是對每一RTL級模塊獨立地�(jìn)行綜合優(yōu)�,完成門級網(wǎng)�,�(jìn)行布局布線。對每一RTL模塊和整個芯片綜合產(chǎn)生時鐘樹。還�(jìn)行時序和線扔擠度分析,如果發(fā)�(xiàn)問題,可�(jìn)行局部修�。由于物理綜合過程和前端邏輯綜合緊密相�,邏輯綜合是在布局布線的基�(chǔ)上�(jìn)�,因此延遲模型準(zhǔn)�,設(shè)計反�(fù)較少�

  5、設(shè)計難技�(shù)

  �(shè)計驗證是�(shè)計工作中十分重要的一�(huán),電路規(guī)模越大系�(tǒng)越復(fù)雜占用驗證時間越�。目前市場上已經(jīng)有了適合不同�(shè)計領(lǐng)域和�(shè)計對象的CAD工具但如果用這些工具來驗證系�(tǒng)級芯片設(shè)計需將它們安需要組�,并集成在同一�(huán)境中�

  模擬電路模擬需要晶體管級模型,大部分模擬工具都是從SPICE衍生出�,由于要求解電路方程,電路越�(fù)雜模擬時間越�。利用并行結(jié)�(gòu)分別�(jìn)行數(shù)值解算和利用模型�(jìn)行模擬,可大大提高模擬速度,能對數(shù)萬元器件電路乃至芯核�(jìn)行模擬。但要對整個數(shù)百萬門�(guī)模的SOC�(jìn)行模擬還是有困難�。另一方面深亞微米系統(tǒng)級芯片線�(wǎng)延遲超過門延遲,工作頻率數(shù)百兆,信號間的打�,信號完整性分析也必須通過晶體管級的模擬才能確定。而數(shù)字信號模擬只需邏輯模型,模擬速度�,規(guī)模大。由此看�,物理設(shè)計后提取各模塊晶體管和連線參數(shù),首先�(jìn)行模塊級驗證,在引基�(chǔ)上再通過支持多種不同模型的模擬器�(lián)合模擬以解決SOC�(shè)計中的驗證問��

  在系�(tǒng)級芯片上,幾乎都要用到微處理器以及專門的軟件和硬件。硬件和軟件之間是密切相�(guān)的。但在系�(tǒng)被做出之前,軟硬件之間的相互作用通常是很難精確測出的。一些設(shè)計錯誤也不會明顯表現(xiàn)出來。為了解決這一問題,必須采用硬�/軟件�(xié)同驗證技�(shù)�

�(shè)計的�(guān)�

  �(shè)計一個系�(tǒng)級芯片除了選擇設(shè)計工�、單元庫和芯核以�,還需決定采用什么加工工�。各ASIC廠家的CMOS�(shù)字邏揖加工能力差別不大,但對于單片系�(tǒng)集成來說,還要根�(jù)需要增加其它特殊模�,這需要增加掩模工藝步�。例� SRAM要增加兩次掩�,對閃速存貯器要增�5次掩模,對模擬電路至少要增加2�3次掩模用于金屬一金屬電容�,多晶一多晶電容器和多晶硅電阻制�,對十這些不同廠家差別很大。設(shè)計者必須根�(jù)特殊模塊要求和IP芯核要求去選擇合適的加工廠家,使之工藝加工達(dá)到芯核指�(biāo)和特殊模塊要�。如你打算做一個混合信號單片系�(tǒng),你必須選擇一個加工廠家對模擬模塊加工能力和數(shù)字/模擬之間的隔離問題足以達(dá)到你的單片系�(tǒng)�(shè)計要��

  選擇加工廠家的另一個因素是決定于單片系�(tǒng)對存貯器的技�(shù)要求。要了解該廠家的存貯器模塊尺寸限界和配置限界能否滿足單片系統(tǒng)的技�(shù)要求。一定要確認(rèn)ASIC加工廠家能否有能力將你的�(shù)字電路和存貯器同時放在一個芯片上�

�(shè)計流�

  1.功能設(shè)計階�。設(shè)計人員產(chǎn)品的�(yīng)用場合,�(shè)定一些諸如功�、操作速度、接口規(guī)�、環(huán)境溫度及消耗功率等�(guī)格,以做為將來電路設(shè)計時的依�(jù)。更可�(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃�,哪些功能該整合于SOC �(nèi),哪些功能可以設(shè)計在電路板上�

  2.設(shè)計描述和行為級驗證能�(shè)計完成后,可以依�(jù)功能將SOC 劃分為若干功能模�,并決定實現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC �(nèi)部的架構(gòu)及各模塊間互動的訊號,及未來�(chǎn)品的可靠性� 決定模塊之后,可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的�(shè)計。接�,利用VHDL 或Verilog 的電路仿真器,對�(shè)計�(jìn)行功能驗證(function simulation,或行為驗證behavioral simulation)。注�,這種功能仿真沒有考慮電路實際的延�,但無法獲得精確的結(jié)果�

  3.邏輯綜合確定設(shè)計描述正確后,可以使用邏輯綜合工具(synthesizer)�(jìn)行綜合。綜合過程中,需要選擇適�(dāng)?shù)倪壿嬈骷欤╨ogic cell library�,作為合成邏輯電路時的參考依�(jù)。硬件語言�(shè)計描述文件的編寫�(fēng)格是決定綜合工具�(zhí)行效率的一個重要因�。事實上,綜合工具支持的HDL語法均是有限�,一些過于抽象的語法只適于做為系�(tǒng)評估時的仿真模型,而不能被綜合工具接受。邏輯綜合得到門級網(wǎng)��

  4.門級驗證(Gate-Level Netlist Verification� 門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認(rèn)�(jīng)綜合后的電路是否符合功能需�,該工作一般利用門電路級驗證工具完�。注�,此階段仿真需要考慮門電路的延遲�

  5.布局和布線布局指將�(shè)計好的功能模塊合理地安排在芯片上,規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意,各模塊之間的連線通常比較�,因此,�(chǎn)生的延遲會嚴(yán)重影響SOC 的性能,尤其在0.25 微米制程以上,這種�(xiàn)象更為顯��

  6.電路仿真在這個階�,除了重�(fù)驗證SOC 的功能是否外,還需要確�(rèn)在考慮門電路延遲和連線延遲的條件之下,電路能否正常運作。電路仿真是基于最終時序的版圖后仿真,往往作為流片前簽收sign-off 的條�。所有時序的仿真,一般是使用SDF(標(biāo)�(zhǔn)延時)文件來輸入延時信息。由于需要考慮的參考很�,這次仿真時間將數(shù)倍于先前的仿�。同時�(jìn)行的軟件�(xié)同設(shè)�,要考慮指令集、指令編譯系�(tǒng)、開�(fā)集成�(huán)境、模擬仿真設(shè)備等。在硬件和軟件設(shè)計的過程�,需要�(jìn)行系�(tǒng)驗證,一般對于數(shù)字電路采用FPGA 基本就可以實�(xiàn)驗證過程,而對于數(shù)?;旌想娐返南到y(tǒng)芯片來說,驗證則要復(fù)雜得�。SOC 開發(fā)的一個簡單流程除了擁有經(jīng)驗豐富的�(shè)計團(tuán)隊,成功的SoC 芯片�(shè)計還需要如下幾個方面的�(zhǔn)備和整合�

  (1) 先�(jìn)的設(shè)計工具及可靠的設(shè)計方�。設(shè)計工具和方法決定了SoC �(shè)計效率和芯片性能的基�(chǔ)。對于在�(jìn)行具體的SoC �(shè)計的同時,高效和及時的EDA 廠商的設(shè)計工具本地化支持,以及先�(jìn)�(shè)計方法的交流也是一個SoC 芯片�(shè)計成功及能持�(xù)提高的重要保��

  (2) 適當(dāng)?shù)腎P(包括IP 提供商及其IP 的選擇)和可靠的Library(包括Library 提供商的選擇)�

  (3) Foundry 及其工藝的考慮和選�。SOC �(shè)計初級培�(xùn)(Altera 篇) 對于SoC 芯片�(shè)計,除了重視EDA �(shè)計工具和方法的確�,整個芯片Tape-out 的供�(yīng)鏈的管理也非常重�,尤其是深亞微米(Deep Sub-Micron)的設(shè)�。其中包括,F(xiàn)oundry 及其制造工藝的確定,和與該工藝相對�(yīng)的IP 和Library 的選�。先�(jìn)的EDA �(shè)計工具和方法,適�(dāng)?shù)墓に?、IP 和Library 的確定可以降低芯片設(shè)計和制造中不必要的�(fēng)�、時間延�、和費用支出,并提高芯片�(shè)計一次成功的可能�

�(shè)計驗�

  �(shè)計驗證是�(shè)計工作中十分重要的一�(huán),電路規(guī)模越大系�(tǒng)越復(fù)雜占用驗證時間越�。目前市場上已經(jīng)有了適合不同�(shè)計領(lǐng)域和�(shè)計對象的CAD工具。但如果用這些工具來驗證系�(tǒng)級芯片設(shè)計需將它們桉需要組�,并集成在同一�(huán)境中�

  模擬電路模擬需要晶體管級模�,大部分模擬工具部是從SPICE衍生出來,由于要求解電路方程,電路越�(fù)雜模擬時間越長。利用并行結(jié)�(gòu)分別�(jìn)行數(shù)值解算和利用模型�(jìn)行模�,可大大提高模擬速度,能對數(shù)萬元器件電路乃至芯核�(jìn)行模�。但要對整個數(shù)百萬門�(guī)模的系統(tǒng)級芯片�(jìn)行模擬還是有困難的�

  �(xiàn)�,還沒有驗證系統(tǒng)級芯片的�(biāo)�(zhǔn)方法。由于大�70%的�(shè)計工作都在驗證上,驗證途徑�(biāo)�(zhǔn)化已�(jīng)變得非常必要�

  以平臺為基礎(chǔ)的系�(tǒng)級芯片驗�

  平臺為基�(chǔ)系統(tǒng)級芯片驗證強�(diào)�/硬件的協(xié)同設(shè)計和仿真,驗證方式上有基于數(shù)�(xué)推導(dǎo)的形式驗證方法和基于仿真的動�(tài)功能驗證�

  形式驗證的代碼覆蓋率�,但涉及較復(fù)雜的�(shù)�(xué)推導(dǎo),推�(dǎo)本身的正確性難以把握。而且,系�(tǒng)較復(fù)雜時,形式驗證會成為整個項目�(jìn)展的瓶頸,甚至由于成本太高而不能實施�

  動態(tài)驗證�(guān)注整個系�(tǒng)或其中某些部分的仿真運行,對仿真�(jié)果做出判斷和�(diào)試�

  系統(tǒng)級芯片一般是由統(tǒng)一的總線結(jié)�(gòu)連接起來的IP核的聚集?;诳偩€結(jié)�(gòu)的驗證模型是目前系統(tǒng)級芯片中比較成熟的技�(shù)�

  總線�(jié)�(gòu)一般通過總線功能模型(BFM)來模�,該模型的復(fù)雜度由總線協(xié)議來決定,分為預(yù)捆包的PLI(編程函言接口)為基礎(chǔ)的BFM和用戶定制的Verilog BFM�

  一個完整測試工作臺(testbench)的建立需�5要素:驗證計劃、測試實�、完整BFM、待測部件DUT和測試工作臺�

  黑盒驗證方法

  驗證計劃與設(shè)計規(guī)�

  �(tǒng)一驗證語言文本

  部件級的測試實例移植到系�(tǒng)�

  測試工作�

技�(shù)面臨的問�

  在實際應(yīng)用中,由于芯片結(jié)�(gòu)的復(fù)雜性增�,也有可能導(dǎo)致測試成本增加,及生�(chǎn)成品率下�。雖�,使用基于IP 模塊的設(shè)計方法可以簡化系�(tǒng)�(shè)�,縮短設(shè)計時�,但隨著SoC �(fù)雜性的提高和設(shè)計周期的�(jìn)一步縮�,也為IP 模塊的重用帶來了許多問題�

  (1) 要將IP 模塊集成到SoC �,要求設(shè)計者完全理解復(fù)雜IP 模塊的功能、接口和電氣特�,如微處理器、存儲器控制�、總線仲裁器��

  (2) 隨著系統(tǒng)的復(fù)雜性的提高,要得到完全吻合的時序也越來越困�。即使每個IP 模塊的布局是預(yù)先定義的,但把它們集成在一起仍會產(chǎn)生一些不可預(yù)見的問題,如噪聲,這些對系�(tǒng)的性能有很大的影響。IP 模塊的標(biāo)�(zhǔn)化可以在一定程度上解決上述問題。過去,各個芯片設(shè)計公�、IP 廠商和EDA 公司以自己內(nèi)部的�(guī)范作為設(shè)計標(biāo)�(zhǔn),但隨著SoC �(shè)計的中心向用戶端的轉(zhuǎn)�,IP 模塊的廣泛使用,以及越來越多EDA 工具的出�(xiàn),這些�(nèi)部標(biāo)�(zhǔn)已經(jīng)無法適應(yīng)SoC �(shè)計的需�。為了解決IP 模塊的接口和通信�(xié)議問題,SoC 的主要供�(yīng)商開�(fā)了自己的SoC 片上總線�(jié)�(gòu)�(biāo)�(zhǔn),如IBM 的Core Connect 和ARM 的AMBA,這些總線�(jié)�(gòu)通常與一個處理器體系�(jié)�(gòu)相關(guān)�(lián),如PowerPC 或ARM。對公共通信原理、公共設(shè)計格式以及設(shè)計質(zhì)量測量和保證的統(tǒng)一方法的需求推動了SoC �(biāo)�(zhǔn)化的�(fā)�。所�,國際上出現(xiàn)了多個類似VSIA 這樣的SoC�(biāo)�(zhǔn)化組�,VSIA �1996 年成立,目前�200 多個成�,其目標(biāo)是建立統(tǒng)一的系�(tǒng)級芯片業(yè)的目�(biāo)和技�(shù)�(biāo)�(zhǔn),通過�(guī)定開放標(biāo)�(zhǔn),方便不同IP 模塊的集成�

對產(chǎn)�(yè)的沖�

  一. 從產(chǎn)品邁向解決方�

  以前,IC�(chǎn)�(yè)者可以單憑系�(tǒng)中特定功能的離散IC,如微處理器、周邊IC或界面IC,在市場上創(chuàng)造不錯的�(yè)績�

  一旦跨入系�(tǒng)級芯片時�,單一系統(tǒng)級芯片便可含括某一特定�(yīng)用的完整系統(tǒng)功能,此�(chǎn)品趨勢將�(dǎo)致市場領(lǐng)域的�(xì)化與�(yè)者間的跨界競爭�

  �. 系統(tǒng)�(yè)�/IC�(chǎn)品業(yè)者分工模式的改變

  系統(tǒng)級芯片會促使系統(tǒng)�(chǎn)品硬件規(guī)劃的附加價�,由系統(tǒng)�(yè)者端向IC�(chǎn)品業(yè)者端移動�

  對系�(tǒng)�(yè)者而言,以硬件�(shè)計與組裝來降低生�(chǎn)成本或增加性能與功能的能力將為之減�,所以必須靠其他要素來維持自身附加價�。除了可強化品牌/通路外,�(chǎn)品本身的�(yōu)勢則將轉(zhuǎn)�(jìn)至IC功效的發(fā)揮或�(yīng)用軟件的支援�

  對IC�(chǎn)品業(yè)者而言,在供應(yīng)鏈中的附加價值等可�(jìn)一步提�,更有機(jī)會在供應(yīng)鏈間利潤重分配的過程中取得主動權(quán)。而供�(yīng)鏈中IC�(chǎn)品業(yè)者與終端消費者間的距離亦將得以壓��

  此外,在系統(tǒng)�(yè)者與IC�(chǎn)品業(yè)者分工模式改變的情況下,系統(tǒng)�(yè)者內(nèi)部研�(fā)資源亦將逐步向IC�(chǎn)品業(yè)者流��

  �. 供應(yīng)鏈各部門間聯(lián)盟合作之�(fēng)盛行

  由于打造系�(tǒng)級芯片需要軟件、硬�、IC�(shè)計、IC制�、封�、測�、半�(dǎo)體設(shè)�、IP、IC�(shè)計服�(wù)與EDA�(yè)者間價值活動的整臺方得以實�(xiàn),其牽連到的各�(chǎn)�(yè)部門非常廣泛,且單一部門/業(yè)者往往無力于公司內(nèi)部建置所有資�,而必須向外取�,因此跨各產(chǎn)�(yè)部門間的�(lián)盟合作將頗為盛行�

  由于IC�(chǎn)品業(yè)者由于無法接觸到“終端客戶�,對系統(tǒng)需求的掌握度往往不夠精確,因此促使IC�(chǎn)品業(yè)者與系統(tǒng)�(yè)者結(jié)�,共同�(jìn)行產(chǎn)品定�,以使系�(tǒng)級芯片產(chǎn)品能在市場上獲得成功�

  �.晶圓制造的生態(tài)變動

  系統(tǒng)級芯片對晶圓制造的生態(tài)分布將造成莫大打擊�

  目前晶圓制造業(yè)者可分為晶圓代工、邏�/非揮�(fā)性記憶體IDM�、DRAM廠等族群,各族群有著不同的核心能��

  系統(tǒng)級芯片則適于晶片�(nèi)整合不同的功能線路區(qū)塊,此產(chǎn)品的改變打破了傳�(tǒng)制程�、產(chǎn)品上的分�,乃至晶圓制造族群間的界�,各族群將由自身核心競爭力出�(fā),尋求最有利于自己的系統(tǒng)級芯片產(chǎn)品定義方�,規(guī)劃一條自目前�(chǎn)�(yè)位置至系�(tǒng)級芯片時代的演化之路,并期待能在跨族群的競爭�?lián)屨忌巷L(fēng)�

  �. IC�(yè)的虛擬再集成

  今天IC�(yè)和許多構(gòu)成IC�(yè)價值鏈的焦點分層,將繼�(xù)沿著已經(jīng)走了十幾年的分工之路走下�,即從垂直結(jié)�(gòu)逐步向水平結(jié)�(gòu)過渡。這種分工促�(jìn)了系�(tǒng)級芯片技�(shù)的成�,縮短了上市周期,降低了芯片造價,提高了�(jīng)營效��

  分工的發(fā)展經(jīng)歷了兩個階段:個階段是20世紀(jì)80年代后期的設(shè)計與加工分離。在這個階�,從事設(shè)計的無生�(chǎn)線(Fabless)公司銷售產(chǎn)�,但不擁有加工條�;而加工公司專門提供加工服務(wù)。負(fù)�(dān)著芯片加工設(shè)施大量開支的加工公司,基本上可以不用面對�(chǎn)品公司跨入IC�(yè)時所面臨的風(fēng)�

  第二個階段是20世紀(jì)90年代末獨立lP供應(yīng)商的出現(xiàn)。系�(tǒng)級芯片技�(shù)的復(fù)雜度很高,大大加重了�(shè)計負(fù)�(dān),于是,�(chǎn)生了對驗證好的第三方IP核的需�,以簡化多功能芯片的�(shè)�。在這個階�,加工公司再提供IP硬核,以及加速經(jīng)過驗證的IP核向更小幾何尺寸移植等方面扮演著重要的角�。因此,加工公司處于未來開放式IP時代的焦�,將促�(jìn)系統(tǒng)�(shè)�、IC�(shè)計、第三方IP和電子設(shè)計自動化等這些商業(yè)增值活動的虛擬再集��

  系統(tǒng)級芯片趨勢將�(jìn)一步加速分工的�(jìn)�。分析家�(yù)�,設(shè)計服�(wù)和IP將成為分工的主旨,然后是純粹的加工。第三方IP供應(yīng)商將為無生產(chǎn)線公�、集成器件制造商和系�(tǒng)�(shè)計公司�(jìn)一步減少�(jìn)入市場和縮短上市周期方面的種種障礙�

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