D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)�，其與普通觸�(fā)器的區(qū)別在于：電平觸發(fā)的主從觸�(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP 高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀�(tài)出錯。而邊沿觸�(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低��
1.建立時間:
由維持阻塞觸�(fā)器的電路可見,由于CP信號是加到門G3和G4上的,因而在CP上升沿到達之前門G5和G6輸出端的狀�(tài)必須�(wěn)定地建立起來。輸入信號到達D端以�，要�(jīng)過一級門電路的傳輸延遲時間G5的輸出狀�(tài)才能建立起來,而G6的輸出狀�(tài)需要經(jīng)過兩級門電路的傳輸延遲時間才能建�,因此D端的輸入信號必須先于CP的上升沿到達，而且建立時間�(yīng)滿足� tset�2tpd�
2.保持時間�
為實�(xiàn)邊沿觸發(fā),�(yīng)保證CP=1期間門G5的輸出狀�(tài)不變,不受D端狀�(tài)變化的影�。為此，在D=0的情況下，當(dāng)CP上升沿到達以后還要等門G3輸出的低電平返回到門G5的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號的保持時間為tHL≥tpd。在 D=1的情況下，由于CP上升沿到達后G4的輸出將G3封鎖，所以不要求輸入信號繼續(xù)保持不變,故輸入高電平信號的保持時間tHH=0�
3.傳輸延遲時間�
從CP上升沿到達時開始計算,輸出由高電平�?yōu)榈碗娖降膫鬏斞舆t時間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時間tPLH分別�:tPHL=3tpd tPLH=2tpd
4.時鐘頻率�
為保證由門G1～G4組成的同步RS觸發(fā)器能可靠地翻�(zhuǎn)，CP高電平的持續(xù)時間�(yīng)大于 tPHL,所以時鐘信號高電平的寬度tWH�(yīng)大于tPHL。而為了在下一個CP上升沿到達之前確保門G5和G6新的輸出電平得以�(wěn)定地建立，CP低電平的持續(xù)時間不應(yīng)小于門G4的傳輸延遲時間和tset之和，即時鐘信號低電平的寬度tWL≥tset+tpd
說明一�，在實際集成觸發(fā)器中，每個門傳輸時間是不同的，并且作了不同形式的簡化，因此上面討論的�(jié)果只是一些定性的物理概念。其真實參數(shù)由實驗測�。在考慮建立保持時間�，應(yīng)該考慮時鐘樹向后偏斜的情況，在考慮建立時間時應(yīng)該考慮時鐘樹向前偏斜的情況。在進行后仿真時，延遲用來檢查建立時�，最小延時用來檢查保持時間�
SD 和RD 接至基本RS 觸發(fā)器的輸入�，它們分別是�(yù)置和清零�，低電平有效。當(dāng)SD=0且RD=1�,不論輸入端D為何種狀�(tài)，都會使Q=1，Q�=0，即觸發(fā)器置1；當(dāng)SD=1且RD=0�，觸�(fā)器的狀�(tài)�0,SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電�，不影響電路的工��
工作過程如下�
1.CP=0�，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸�(fā)器的狀�(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D�，Q6=Q5�=D�
2.�(dāng)CP�0�1時觸�(fā)器翻�(zhuǎn)。這時G3和G4打開，它們的輸入Q3和Q4的狀�(tài)由G5和G6的輸出狀�(tài)決定。Q3=Q5�=D，Q4=Q6�=D�。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3=D�
3.觸發(fā)器翻�(zhuǎn)后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的狀�(tài)是互補的,即必定有一個是0，若Q3�0，則�(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS 觸發(fā)器的路徑；該反饋線起到了使觸�(fā)器維持在0狀�(tài)和阻止觸�(fā)器變?yōu)?狀�(tài)的作�,故該反饋線稱為置0維持�,�1阻塞�。Q4�0�，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在1狀�(tài)的作�，稱作置1維持�；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置0的作�,稱為�0阻塞�。因此，該觸�(fā)器常稱為維持-阻塞觸發(fā)�?？傊?，該觸發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時觸�(fā)翻轉(zhuǎn)，正跳沿后輸入即被封�,三步都是在正跳沿后完�，所以有邊沿觸發(fā)器之�。與主從觸發(fā)器相�,同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度�
74HC74 74LS90 雙D觸發(fā)�74LS74
74LS364八D觸發(fā)器（三態(tài)�
7474�74 H74�74F74�74ALS74�74L74�74LS74A�74S74�74HC73�74C74雙D型正沿觸�(fā)器（帶預(yù)置和清除端）
74174�74LS174�74F174�74ALS174�74S174�74HC174�74C174 六D型觸�(fā)器（帶清除端�
74175�74LS175�74F175�74ALS175�74S175�74HC175�74C175 四D型觸�(fā)器（帶清除端�
74273�74LS273�74S273�74F273�74ALS273�74HC273 八D型觸�(fā)器（帶清除端�
74LS377�74F377�74S3777 八D 觸發(fā)�
74LS378�74F378�74S378�74HC378 六D 觸發(fā)�
74LS379�74F379�74S379�74HC379八D 觸發(fā)�
使用VHDL語言�(shè)計D觸發(fā)器的程序�
LIBRARY ieee; USE ieee.std[_]logic[_]1164.all;
ENTITY dflipflop IS
PORT (D,C : IN STD[_]LOGIC;
Q : OUT STD[_]LOGIC);
END dflipflop;
ARCHITECTURE Behavior OF dflipflop IS
BEGIN
PROCESS( C )
BEGIN
IF C'EVENT AND C='1'
THEN
Q<=D;
END IF;
END PROCESS;
END Behavior;
使用Verilog HDL語言實現(xiàn)D觸發(fā)器（帶R、S端）
//門�
module cfq(s,r,d,clk,q,qbar);
input s,r,d,clk;
output q,qbar;
wire na1,na2,na3,na4;
nand
nand1(na1,s,na4,na2),
nand2(na2,r,na1,clk),
nand3(na3,na2,clk,na4),
nand4(na4,na3,r,d),
nand5(q,s,na2,qbar),
nand6(qbar,q,r,na3);
endmodule
�
//行為�
module dff[_]rs[_]async(clk,r,s,d,q);
input clk,r,s,d;
output q;
reg q;
always@(posedge clk or posedge r or posedge s)
begin
if(r) q<=1'b0;
else if(s) q<=1'b1;
else q<=d;
end
endmodule
D觸發(fā)器配上適�(dāng)?shù)慕M合邏輯電�，可實現(xiàn)JK觸發(fā)器的功能�
�(shè)計原理：
對于JK觸發(fā)器有�
Q n+1=JQ n+KQ n
對于D觸發(fā)器有�
Q n+1=D
而D=Y
所以Q n+1=Y
Y=JQ n+KQ n
可根�(jù)此式�(shè)計轉(zhuǎn)換電��
�(zhuǎn)換原理圖如下圖所示：
用D觸發(fā)器構(gòu)成JK觸發(fā)器原理圖
