解碼器把�(shù)�(jù)編碼文件�(zhuǎn)為模擬視音頻信號的過�,解碼器一般不能單獨使�,需要與系統(tǒng)主機配合使用,解碼器的電路是�單片�為核�,由電源電路、通訊接口電路、自檢及地址輸入電路、輸出驅(qū)動電�、報警輸入接口等電路組成�
圖像的編解碼技�(shù)是多媒體技�(shù)的關(guān)�,H�264/AVC是國際上的視頻壓縮技�(shù),其主要特點是采用小尺寸整數(shù)余弦變換�1�4像素的運動估計精�、多參考幀�(yù)�,基于上下文可變長度編碼和環(huán)路內(nèi)去塊效應(yīng)濾波器等技�(shù)。由于去塊效�(yīng)濾波器大約占整個解碼器1�3的運算量,因此該部分的設(shè)計成為整個解碼器�(shè)計的瓶頸,在此研究了一種新穎的�(huán)路內(nèi)去塊效應(yīng)濾波器設(shè)計。設(shè)計中采用5階流水線的去塊效�(yīng)模塊,利用混合濾波順序與打亂的存儲更新機制的方法提高了流水線暢順�,濾波一�16×16大小的宏塊僅需�198個時鐘周期�
1 H�264/AVC的去塊效�(yīng)
在基于塊的視頻編碼方法中,各個塊的編解碼是互相獨立的,由于預(yù)�、補償、變�、量化等引起塊與塊之間的邊界處會�(chǎn)生不連續(xù),因此新版H�264/AVC標準采用了環(huán)路內(nèi)去塊濾波器來解決每�16×16宏塊重建后的邊界扭曲問題。去塊效�(yīng)濾波有兩種方法:后處理去塊效�(yīng)濾波;環(huán)路內(nèi)去塊效應(yīng)濾波。H�264/AVC采用�(huán)路內(nèi)去塊效應(yīng)濾波(見圖1),即濾波后的幀作為后面�(yù)測的參考幀。與之前的H�263或MPEG的濾波器相比較,新版H�264標準采用的濾波器基于更小�4×4的基本宏�,基本宏塊的邊界根據(jù)片級/宏塊級的特性與根據(jù)像素穿過濾波邊界的漸變度,對需要濾波的宏塊邊界進行有條件的濾波。重建幀的每個像素都需要從外部存儲器中重調(diào)出來以進行濾波處理或作為相鄰像素來判斷�(dāng)前像素是否需要進行濾波。顯�,這些操作需要消耗巨大的存儲器帶寬,對像素值進行修改�
本文�(shè)計的去塊效應(yīng)濾波模塊采用流水線技�(shù)來提高系�(tǒng)吞吐�。理想流水線的高效率實現(xiàn)基于相鄰的濾波操作沒有數(shù)�(jù)性。文獻[3�4]采用了非流水線的架構(gòu),因此無法提高系�(tǒng)的吞吐量。而對于流水線架構(gòu),如若不�(yōu)化濾波順序與存儲器訪問次�,則所�(chǎn)生的�(shù)�(jù)與結(jié)�(gòu)冒險也將大大降低流水線的效率。有人使用雙端口的片上SRAM來減少片外存儲器的帶�,增加了系統(tǒng)的吞吐量,但是雙端口存儲器面積較大且增加功�。與流水線的濾波器相比,非流水線濾波器的操作(包括條件判斷、查�、像素計算等)是順序化�,即每個時鐘僅處理一個操作類�,因此它所能達到的系統(tǒng)頻率要低很多�
采用不同的邊界濾波順�,會大大的影響去塊效�(yīng)濾波器的性能。在H�264/AVC標準�,每個宏塊的濾波順序得到了描�,只要保持濾波數(shù)�(jù)依賴性,H�264/AVC標準所描述的濾波順序可以被改�。其濾波順序包括兩類:順序濾波和混合濾波。但是其濾波順序以及相應(yīng)的存儲更新機制都是針對非流水線結(jié)�(gòu)�,因此如果直接將之應(yīng)用于本文的流水線�(shè)計,就有可能引發(fā)嚴重的競爭與冒險從而降低流水線的性能�
2 去塊效應(yīng)濾波器的存儲管理與濾波算�
H�264/AvC標準基于4×4宏塊作為濾波的基本宏塊,它有5種濾波強�,分別是Bs=0�1�2�3�4。濾波方式分為強濾波、標準濾波和直�3種方�,其中強濾波影響邊界兩邊的共6個像�,標準濾波影響邊界兩邊的�4個像素,直通方式不修改邊界兩側(cè)的像�。H�264/AVC標準�(guī)定先對垂直邊界進行濾波,然后再對水平邊界進行濾波,只有對垂直與水平邊界全部濾波完成后,才可以對下一個宏塊進行濾波。同一個宏塊中,先對亮度部分進行濾波,再對色度部分進行濾波;色度部分濾波時,先對C6部分進行濾波,再對Cr部分進行濾波,對整�16×16宏塊的濾波順序如�2所��
(1)邊界濾波強度與像素濾波的存儲�
按照H�264/AVC的標準,需要對被濾波的邊界兩側(cè)的像素進行有條件的濾波。該條件決定于邊界強度BS與像素穿越邊界的傾斜�。邊界強度BS�0�1�2�3�4,在進行濾波之前被賦給相�(yīng)的邊�。BS=4表示強濾�,BS=0表示不需要進行濾波,即直通方�;否則,BS=1�2�3表示中等強度的濾波,色度部分邊界的濾波強度與對應(yīng)亮度部分是相同的。濾波每條水平或垂直邊界需要被提供邊界兩邊�8個像�,p0~p3&q0~q3;需要更新的像素�6個或4個:p0~p2&q0~q2或聲p0,p1&q0,q1�
對一�16×16宏塊進行濾波需要提供左邊相鄰像�、右邊相鄰像素和本宏塊的像素。對于宏塊邊界,比如最左邊界與最右邊界而言,p0~p3與q0~q3來自不同的模�(即分別來自相鄰宏塊的像素與本宏塊的像�);對于非16×16宏塊的邊界濾�,像素p0~p3與q0~q3均來�16×16宏塊本身,因此至少需�4個存儲單元:左相鄰像素存儲單�、上相鄰像素存儲單元、本身模塊的像素存儲單元和轉(zhuǎn)換緩沖單�,每個存儲單元的帶寬�32位�
�(dāng)濾波從垂直邊界向水平邊界變換�,為了方便濾波過程中的存儲器訪問,這里利用額外的轉(zhuǎn)換緩沖器BUF0~BUF3來緩存中間濾波數(shù)�(jù),采用轉(zhuǎn)換緩沖器后獲取一行或一列像素的�(即p0~p3&q0~q3)只需�1個時鐘周�,否則需�4個時鐘周��
(2)濾波算法
�(huán)路濾波的基本思想是:判斷該邊界是圖像的真實邊界還是編碼所形成的塊效應(yīng)邊界;對真實邊界不濾�,對偽邊界根�(jù)像素穿越邊界的漸變度和編碼方式進行濾波;根�(jù)濾波強度,選擇不同的濾波系數(shù)對邊界兩�(cè)像素進行濾波操作。濾波強度Bs=0的邊界將不會進行濾波,而濾波強度Bs不為0的邊�,依賴于獲取的量化參�(shù)α與�,進行閾值判斷,對鄰近的像素進行有條件的濾波。當(dāng)濾波強度Bs不是0,并且下�3個條件成立時,才對鄰近像素進行濾波�
直接計算α,β是非常困難,而且消耗了很多硬件資源,因此通過查找�(LUT)獲取α,β的操作。像素的計算可以被分成下述兩種類型:
(1)Bs=4
如果以下的兩個條件成立,一個非常強�4抽頭�5抽頭濾波器將被用來對鄰近像素進行濾波,修改像素p0,p1,p2�
否則,若�(2)中有一個不成立,將不會對p1與p2進行濾波,只會對p0進行弱強度的濾波。對于色度部分邊界的濾波,如果式(2)成立,只會對p0與q0進行濾波�
(2)Bs=1�
亮度像素p0與q0的計算如下:
而d[_]0是在裁減操作中被定義的:
式中:c0來自于c1,而c1是通過查找兩維的LUT表獲取的�
像素p1僅在�(3)成立的時候進行修改,同p0與q0修改的方式相�;而像素p2與q2對于濾波強度Bs不為4的情況下,不進行濾波。在色度分量進行濾波時,只有對p0與q0進行濾波,濾波的方式與亮度濾波的方式相同�
3 流水線濾波架�(gòu)
3�1 流水線分�
流水線技�(shù)適合于連續(xù)的批處理任務(wù),當(dāng)一個N階流水線被灌滿以�,系�(tǒng)在一個周期內(nèi)可以并行處理N個任�(wù),由此提高了整組任務(wù)的處理速度并增大了系統(tǒng)吞吐能力。如果相鄰的濾波操作沒有�(shù)�(jù)競爭,并且所有的階段都被很好地進行了平�,則濾波過程能夠被進行流水線操作化并可將速度提高N倍數(shù)。然�,如若存在競爭與冒險問題,則無法實現(xiàn)。此時的主要任務(wù)是如何均衡流水線的各個階段,如何把總的操作盡可能平均的分配給不同的流水線階段,如何避免或消除競爭與冒險,以便獲得一個比較平衡暢順的流水線架�(gòu)。按照去塊效�(yīng)濾波器模塊的實現(xiàn)算法,大多數(shù)的關(guān)鍵路徑位于以下操作中�
(1)查找表操作:取得α,�,c1參數(shù)。�,β參�(shù)均需在查找表操作之前進行基于量化參數(shù)與片級偏移參�(shù)的計算中使用。當(dāng)Bs=1�2�3�,為獲取c1進行LUT操作,該操作比獲取α,β的LUT操作�3��
(2)�(dāng)Bs=4時,需�4�5抽頭的濾波器進行濾波,原來的p,q像素值需要進行移位、相加等操作,以得到的結(jié)果�
3�2 流水線架�(gòu)
基于上述分析,這里提出�5階流水線以提高吞吐量,見�3。由于整個任�(wù)被分配到不同的階段實�(xiàn),降低濾波的平均時間�
4 階流水線每個階段的任務(wù)
階流水線每個階段的任務(wù)為:獲取像素與濾波強�;閾值判�;預(yù)濾波;二次濾�;回�。操作類型轉(zhuǎn)換與可重新配置路徑設(shè)計:首先進行操作類型的變�,使用加法與移位操作硬件替換了原來所有的乘法與除法硬件。當(dāng)Bs=4�,濾波被3�4�5抽頭的濾波器�(zhí)行,盡管�(yīng)用不同抽頭數(shù)目的濾波�,仍考慮硬件�(fù)用以及輸入數(shù)�(jù)路徑重新配置。由于設(shè)計中的表達式采用兩輸入加�,因而可以公用加法的中間�(jié)�。此�,通過重新配置在不同濾波抽頭系�(shù)時的加法器的輸入,達到共享資源的目的。同理,�(dāng)Bs=1�2�3�,通過輸入路徑的重新配�,同樣達到共享加法與減法�,達到共享資源的目的,資源使用前后對比見�1�
5 流水線競爭與混合濾波順序
5�1 流水線競爭的原因
(1)�(shù)�(jù)競爭:當(dāng)目的�(jié)果需要用作源操作�(shù)��
(2)�(jié)�(gòu)競爭:由于有限的存儲器帶寬,大量而頻繁的像素訪問需要以及存儲器的低效率管理而引��
(3)控制競爭:相鄰邊界的濾波是相對獨立的,當(dāng)一條邊界進入它的流水線階段時,它不能夠停�,直到它的第5階段新像素值回寫存儲器操作�(jié)�??刂聘偁?,由于分支語句或延遲等待引起��
5�2 一種新穎的混合濾波順序
傳統(tǒng)的設(shè)計按照H�264/AVC標準使用了基本的順序濾波,沒有考慮到相鄰濾波邊界的�(shù)�(jù)重用與數(shù)�(jù)相互依賴性以及存儲器的讀與寫訪問延時,因此這里提出了新穎的濾波方法。新穎的濾波順序仍然遵守先左后右,先上后下的原則,但是考慮了相鄰邊界的�(shù)�(jù)依賴性與重用性,解決了數(shù)�(jù)冒險與結(jié)�(gòu)冒險問題,避免了流水線的延遲。濾波包括亮度部分與色度部分,共48條邊�,濾波順序按照如�4所示的從小到大的數(shù)字進行�
5�3 新穎的存儲更新策�
考慮到外部存儲器的帶寬是32位的,為了配合這里提出的邊界濾波順�,避免由于存儲器的帶寬限制而引起的�(jié)�(gòu)競爭從而導(dǎo)致流水線出現(xiàn)延遲,這里提出了新穎的存儲器更新機�,即給不同的4×4宏塊分配不同的時隙進行像素回寫�
去塊效應(yīng)模塊被分配在整個解碼模塊的一步實�(xiàn),而其它的重建步驟、像幀�(nèi)濾波模塊、幀間濾波模塊均�4×4宏塊為基本單位來進行流水線處�,但是由于去塊效�(yīng)濾波模塊中不同邊界之間的�(shù)�(jù)依賴�(guān)系,因而它是以整�16×16宏塊為基本單位進行濾波�。此�,只有整�16×16宏塊的像素重建完畢之后.才可以進行該宏塊的濾波,因而使用了2個SRAM,一個為像素重建提供像素;另一個為像素濾波提供像素,當(dāng)一個宏塊被處理完畢,兩個SRAM交換角色,這樣避免在兩個SRAM之間傳遞�(shù)�(jù)�(dǎo)致的時間與功耗開�。使用仿真工具對整個去塊效�(yīng)頂層模塊DF[_]top進行了仿真,仿真部分�(jié)果如�5所��
6 �(jié) �
使用硬件描述語言完成了設(shè)�,并在FPGA平臺上得到驗�。設(shè)計采用流水線技�(shù),混合濾波方�,配合新穎的存儲器更新機制等方案,實時濾波頻率上限約�200 MHz,吞吐量為濾波每�16×16宏塊需�198個時鐘周�。使用HJTC,CMOS工藝,使用Syn-opsys Co.的DC工具進行綜合,時序分析以及功耗分�,結(jié)論是時序滿足收斂要求,并且完成單個宏塊的濾波消耗的能量大約�2μW,功耗得到了很大的降��
H.264/AVC標準具有一系列�(yōu)� MPEG4和H.263的新特性,在相同的重建圖像�(zhì)量下,H.264比H.263節(jié)�50%左右的碼率。但是節(jié)約碼率的代價是增加了算法�(fù)雜度。由于僅 用軟件已�(jīng)無法實現(xiàn)實時地解碼過�。所以必須利用硬件加�,這正是本解碼器設(shè)計的初衷�
雖然H.264相較同質(zhì)量的H.263圖像,碼率節(jié)� 一半,但是由于本解碼器的目標是解決H.264的高清圖像(1080i)的解碼工作,同時也要適用于普遍的視頻外�(shè),所以選用的接口既需要完成高速的碼流 源文件的傳輸工作也要易于插拔。而USB接口恰好符合這兩個條�。高�(zhì)量的源碼文件�(shù)�(jù)量較�,對傳輸接口要求較高。并且在FPGA的仿真環(huán)境下,USB 接口還要�(dān)負起向PC上位機回傳解碼結(jié)果的任務(wù)。這就要求傳輸速度至少要保證超越解碼速度。和USB 1.1接口相比,USB 2.0接口的傳輸更加符合本�(shè)計的要求�
�(jīng)過計算可知,傳輸接口需要至�30MB/s的傳輸速率,才能保證對1080i的圖像進行解碼�
器件選型
使用FPGA進行仿真和驗證基本已成為IC�(shè)計過程中必不 可少的環(huán)節(jié),尤其對于大�(guī)模的�(shè)計。本解碼器IC的設(shè)計使用Virtex II FPGA作為仿真�(huán)�。對于本�(shè)�,利用FF1517 BGA封裝的XC2V6000已經(jīng)充分滿足�(shè)計要�。在考慮�(shè)計成本的前提�,該款FPGA是相對高性價比的選擇�
Cypress公司的EZ-USB FX2是一款集成了USB 2.0的微處理器,它集成了USB 2.0收發(fā)�、SIE(串行接口引擎)、增強的8051微控制器和可編程的外圍接�。FX2的這種�(yōu)化設(shè)�,幾乎能達到56MB/s的數(shù)�(jù)傳輸率,� USB 2.0允許的帶寬是480Mb/s,即60MB/s。該芯片在對傳輸帶寬影響很小的前提下,增加了許多集成的控制功能。GPIF和Slave FIFO模式為外部的FPGA、DSP和ATA等提供了簡單和無縫的連接接口�
系統(tǒng)�(gòu)�
本設(shè)計的主體如圖1所示,在FPGA的仿真平臺中� Virtex II包括了解碼器主體和FPGA的接口模塊。USB 2.0芯片68013A作為獨立部分,負�(zé)FPGA和PC之間的USB�(shù)�(jù)傳輸。FPGA片外的SRAM與DRAM作為FPGA的擴展存儲設(shè)�,用于存� 解碼器所需的源碼文�,解碼后的文件以及解碼器中用到的軟件程序文件� 本設(shè)計中,解碼器端具備強大的功能,內(nèi)嵌有一個CPU??梢赃M行主動識別命令的� �。所以PC端和解碼器處于對等的地位。PC端的工作包括�(fā)送命令頭,發(fā)送命�,發(fā)送碼�,接收回傳解碼結(jié)果等;FPGA端的工作包括接收并識別命令頭� PC命令,接收并向SRAM和DRAM中存儲碼�,讀取SRAM和DRAM中的解碼�(jié)果并且回傳給PC��
USB 2.0芯片的工作方式及固件編寫
1 芯片工作方式的確�
在設(shè)計中,存在兩個過程涉及到大批量的�(shù)�(jù)文件傳輸:PC 向下傳輸源碼文件,F(xiàn)PGA向上位PC傳輸解碼�(jié)果文�。其對USB傳輸要求。如果當(dāng)傳輸?shù)脑创a文件無法適應(yīng)解碼速度�,會�(dǎo)致解碼器停頓;如果當(dāng)� 傳解碼結(jié)果滯后時,會造成未被傳輸?shù)慕獯a�(jié)果被覆蓋。任何一種情況的出現(xiàn),都將直接導(dǎo)致解碼器工作失敗�
在傳輸要求甚高的情況�,選用EZ-USB FX2提供的Slave FIFO的BULK(批量傳輸)模式,能很好的滿足傳輸要�。在這種模式下,USB芯片�(nèi)存單元中劃分�6個端點(endpoint),以下簡稱為EP� EP0和EP1被保留作為芯片配置FIFO。EP2�4�6�8可作為用戶傳輸,并且4個EP采用雙重FIFO(double FIFO)的方式組織�(gòu)��
舉例來說,如�2所�,USB�(zhí)行OUT傳輸,將 EP2端點�(shè)�512字節(jié)雙重FIFO。在外部器件看來,USB端只要有1�512字節(jié)的FIFO為“半滿�,就可以繼續(xù)�(fā)送數(shù)�(jù)。當(dāng)操作的FIFO� “滿”時,F(xiàn)X2自動將其�(zhuǎn)換到外部接口端,排除等候讀??;并將USB接口隊列中下一個為“空”的FIFO�(zhuǎn)移到USB接口�,供其繼�(xù)寫數(shù)�(jù)。外部接� 端與此類�,只要有1個FIFO為“半滿�,就可以繼續(xù)讀取數(shù)�(jù)。當(dāng)前操作的FIFO讀“空”時,F(xiàn)X2自動將其�(zhuǎn)換到USB接口�,排除等�?qū)懖⑼獠?接口隊列中下一個為“滿”的FIFO�(zhuǎn)移到接口上,供外部器件使��
為雙重FIFO的工作過�。當(dāng)一�512字節(jié)� FIFO滿時,F(xiàn)PGA可以取出里面的數(shù)�(jù),同時PC可以向另一個FIFO寫入�(shù)�(jù)(一組實箭頭�。當(dāng)一�512字節(jié)的FIFO空時,PC可以寫入�(shù)�(jù)� 同時FPGA可以讀取另一個仍然有�(shù)�(jù)的FIFO(一組虛箭頭��
雙重EP運作模式
2 固件程序�(shè)�
在通過編寫固件程序初始化USB�(shè)備過程中,以下重要的配置寄存器需要設(shè)置�
IFCONFIG;設(shè)置USB時鐘由外部提�,并且選用Slave FIFO模式�
EPXCFG(X=2�4�6�8);配置4個EP(端點FIFO)的模式�
EPXFIFOCFG(X=2�4�6�8�;配�4個EP的自動傳輸模式以及傳輸位寬�
其他一些寄存器,根�(jù)實際的需要可以單獨配�。本�(shè)計中配置EP2用于傳輸命令頭,EP4用于傳輸源碼文件,EP6用于傳輸命令,EP8用于傳輸解碼�(jié)果文件�
在完成固件程序的�(shè)計之�,可以利用FX2自帶的Control Panel將固件程序的編譯�(jié)果下載到68013A的芯片中,或者存放在外部的I2C�,以便下次復(fù)位時,芯片自己讀��
3 電路�(shè)計原理圖
電路�(shè)計原理圖
�4為本�(shè)計的電路�(shè)計原理圖,原件按左起以及上起順序分別為:CY7C68013A芯片、電源耦合電容�、USB 2.0標準接口、標準RS232串行�、外部晶體振蕩器和HIN232串口芯片。本�(shè)計是按照這一電路原理圖制作電路板圖,完成USB 2.0的功能的�
FPGA上解碼器與USB接口模塊的設(shè)�
SLAVE FIFO的模式下,F(xiàn)PGA可以主動決定是否有必要讀取USB�(nèi)部FIFO中的�(shù)�(jù),而不僅僅是被動的接受PC�(fā)送的�(shù)�(jù)。如�5所�,控制方式: SLOE、SLRD和SLWR作為EP的讀寫信號與使能控制信號。FIFOADR[1�0]作為4個EP的選擇信�,即選擇�(dāng)前操作的目標EP� PKTEND是FPGA主動命令USB芯片向上位PC�(fā)送數(shù)�(jù)的控制端。FLAGX(X=A,B,C,D)表示當(dāng)前選中的FIFO的空滿信�。FD�8� 或�16位)為雙向的�(shù)�(jù)傳輸口。FPGA接口控制這些端口,達到對USB進行操作的目的�
解碼器與USB接口
FPGA接口�,本�(shè)計還定義了一個深度為256,寬度為32位的FIFO(內(nèi)� FIFO�。原因在于:本設(shè)計中SRAM和DRAM部分要不斷地被解碼器�(diào)用,這樣就導(dǎo)致存儲單元被占用。此時USB是無法對存儲單元操作�。所以在 FPGA接口�,先將多個USB傳輸?shù)�?shù)�(jù)FD�8位或�16位)拼接�32位數(shù)�(jù)存入�(nèi)部FIFO,當(dāng)SRAM和DRAM空閑�,再向其傳輸。這樣的處 �,使得USB傳輸不依賴于存儲單元的工作狀�(tài),進一步提高了USB傳輸?shù)乃俣?,以滿足傳輸?shù)囊蟆?/FONT>
�(shè)計驗證及�(jié)果分�
�(dāng)開發(fā)完Windows操作系統(tǒng)下的USB�(qū)動程序后,本�(shè)計成功的利用EZ- USB芯片與Virtex II FPGA完成了視頻數(shù)�(jù)的傳輸工�。并且在FPGA工作�66MHz以下的頻率時,完成了對H.264格式視頻的實時傳�、解�。傳輸速率的檢測中� USB對大批量�(shù)�(jù)的傳輸可以達�33MB/s以上的速度,完全適�(yīng)解碼器的要求�
�(shè)計分析:本設(shè)計利用了兩級的FIFO,充分的�(fā)揮了USB 2.0的速度�(yōu)�。設(shè)計方案解除了傳輸與解碼過程中的瓶�,實�(xiàn)了無縫連接。不足之處是由于USB芯片的Slave FIFO模式限制,PC與解碼器直接必須使用命令交互的方式進行通信,占用了一定的帶寬。在命令過于頻繁的狀�(tài)下,效率不高,但對大批量�(shù)�(jù)傳輸影響� ��
�(jié)束語
驗證平臺下成�,并且實際通過多種壓縮率的源碼文件測試,實�(xiàn)了平�33MB/s�40MB/s的速率。完成并且超過了�(shè)計要求�
1. OUT輸出的交流電壓取決于IN輸入的交流電�.出廠是為220V;O/C是常開或常閉的繼電器輸出.接線�,就常開可以控制輸�12V電壓的開和關(guān),通斷.地址碼是二進制,把第N路減一,�(zhuǎn)換成二進制即可�
2. 小于(100�)用RS-232相�;100~1000米以下則要用RS-422方式進行控制,必須�232�(zhuǎn)485的轉(zhuǎn)接器.總線可負載最�64個解碼器.與計算機相�,COM口連接3�,5負的�(fā)碼線�
3. 解碼器故�:1.是否電源沒連接�;2.芯片是否壓反或沒壓緊;3.地址碼是否撥�;4.COM口是否屏�;5.�(xié)議設(shè)置是否正��
4. 譯碼器是控制解碼器和智能球等.它是連接收碼�2�,5負的�
5. 如何接一體球:譯碼器的RS-232接主機的COM;T+接一體球的T-,T-接一體球的T+;,如果要連接好幾個一體球,直接把譯碼器的RS-232并聯(lián)起來就可以了.譯碼器的地址碼是第N路減1的二進制.而一體球的地址碼是第N路的二進制�
6. �(dāng)與主機相連接時用解碼�3.5針相連接的發(fā)碼線.�(dāng)與一體球相連接時用譯碼�2.5針相連接的收碼線�
7. �(dāng)解碼器里的燈閃爍不正常時,可將電源斷電,然后重新上電即可�
8. �(dāng)�422�(zhuǎn)接頭�,注意正負�,如果�(zhuǎn)接頭這邊是接�,那么解碼器那邊就接正,如果�(zhuǎn)接頭這邊接正,那么解碼器那邊接負�